JP2655082B2 - Encryption system - Google Patents
Encryption systemInfo
- Publication number
- JP2655082B2 JP2655082B2 JP6132765A JP13276594A JP2655082B2 JP 2655082 B2 JP2655082 B2 JP 2655082B2 JP 6132765 A JP6132765 A JP 6132765A JP 13276594 A JP13276594 A JP 13276594A JP 2655082 B2 JP2655082 B2 JP 2655082B2
- Authority
- JP
- Japan
- Prior art keywords
- mode
- data
- encryption
- shift register
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は、暗号化システムに係わ
り、伝送信号内で“１”あるいは“０”が連続する確率
を低減するために用いられる暗号化システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an encryption system , and more particularly to an encryption system used to reduce the probability that "1" or "0" continues in a transmission signal.
【０００２】[0002]
【従来の技術】伝送信号内で“１”あるいは“０”が連
続する確率を低減するために、従来より行われている手
法の一つに暗号化（スクランブル）がある。図２に、暗
号化を行うシステムの概要を示す。このように、暗号化
を行うシステムでは、暗号化装置（ＣＩＰＨＥＲ）３２
が、データ端末機器（ＤＴＥ）３１とデータ回線終端装
置（ＤＣＥ）３３1 の間と、データ回線終端装置３３2
とホスト機器３５の間に設けられ、ＤＴＥ３１から入力
された平文は、暗号化装置３２1 を通過することによっ
て、たとえば、その平文が“０”が連続するものであっ
ても、“０”が連続しない信号系列（暗号化データ）に
変換され、ＤＣＥ３３1 により伝送網３４上に送出され
る。そして、ＤＣＥ３３1 で受信された暗号化データ
は、暗号化回路３２2 によって平文に復元された後に、
ホスト機器３５に供給される。2. Description of the Related Art In order to reduce the probability that "1" or "0" continues in a transmission signal, encryption (scramble) is one of the conventional methods. FIG. 2 shows an outline of a system for performing encryption. As described above, in the encryption system, the encryption device (CIPHER) 32
But as between data terminal equipment (DTE) 31 and a data line terminal (DCE) 33 1, data circuit-terminating equipment 33 2
And provided between the host device 35, the plaintext input from DTE31, by passing through the encryption device 32 1, for example, be one that plaintext to consecutive "0", "0" is converted into non-contiguous signal sequence (encrypting data), it is sent onto the transmission network 34 by DCE33 1. Then, the encrypted data received in DCE33 1, after being restored to the plaintext by the encryption circuit 32 2,
It is supplied to the host device 35.
【０００３】暗号化を行うための方法にはさまざまなも
のがあり、たとえば、シフトレジスタを使用してフィー
ドバック回路を組むことにより、伝送信号を疑似ランダ
ム化する方法がある。There are various methods for performing encryption. For example, there is a method of pseudo-randomizing a transmission signal by assembling a feedback circuit using a shift register.
【０００４】図３に、疑似ランダム化を行う従来の暗号
化装置および復号化装置の構成を示す。図中、上側に示
したブロックが暗号化装置の構成であり、下側が復号化
装置の構成である。FIG. 3 shows the configuration of a conventional encryption device and decryption device for performing pseudo-randomization. In the figure, the upper block shows the configuration of the encryption device, and the lower block shows the configuration of the decryption device.
【０００５】このように、暗号化装置、復号化装置は、
排他的論理和回路１２、２２と暗号化関数処理回路１
３、２３とシフトレジスタ１４、２４を主な要素として
構成されている。暗号化関数処理回路１３は、接続され
ているシフトレジスタ１４の内容に応じたビットデータ
を出力する回路であり、暗号化装置におけるシフトレジ
スタ１４2 の内容は、暗号化関数処理回路１３1 の出力
と送信データ（ＳＤ）の排他的論理和信号（すなわち、
暗号化データ）によって更新（シフト）され、シフトレ
ジスタ１４1 の内容は、暗号化関数処理回路１３2 の出
力と、暗号化データ（ＳＤＥ）の排他的論理和信号によ
って、１ビットずつ更新されている。As described above, the encryption device and the decryption device are:
Exclusive OR circuits 12 and 22 and encryption function processing circuit 1
3 and 23 and shift registers 14 and 24 as main elements. Encryption function process circuit 13 is a circuit for outputting the bit data corresponding to the contents of the shift register 14 connected, the contents of the shift register 14 2 in the encryption apparatus, the encryption function processing circuit 13 first output And an exclusive OR signal of the transmission data (SD) (that is,
Encrypted data) by the update (shift), the contents of the shift register 14 1, the output of the encryption function processing circuit 13 2, the exclusive OR signal of the encrypted data (SDE), is updated by one bit I have.
【０００６】復号化を行う回路でも同様の構成によっ
て、入力された暗号化データ（ＲＤＥ）が、平文である
受信データ（ＲＤ）に変換されるようになっている訳だ
が、シフトレジスタ１４1 、１４2 の内容が“０”の状
態で送信されたデータは、正常な暗号化が行われない。
このため、従来の暗号化回路では、論理和回路２６を設
けることにより、正しく復号化が行えるよう（自己同期
状態）になるまでデータの出力を禁止していた。なお、
この論理和回路２６によるクランプは、データの受信が
開始された後（ＳＤＥより信号ＣＤを受信した後）、所
定時間の経過後に、タイマ回路２７によって解除され
る。[0006] In a circuit for performing decryption, the input encrypted data (RDE) is converted into plaintext received data (RD) by a similar configuration, but the shift register 14 1 , data transmitted in the form of 14 2 content is "0", it is not performed properly encrypted.
For this reason, in the conventional encryption circuit, by providing the OR circuit 26, the output of data is prohibited until the decryption can be performed correctly (self-synchronous state). In addition,
The clamp by the OR circuit 26 is released by the timer circuit 27 after a predetermined time elapses after data reception is started (after the signal CD is received from the SDE).
【０００７】[0007]
【発明が解決しようとする課題】以上説明したように、
従来のシステムでは、実際の情報伝送が行えない時間が
存在しており、情報伝送が効率的ではないという問題が
あった。As described above,
In the conventional system, there is a time during which actual information transmission cannot be performed, and there is a problem that information transmission is not efficient.
【０００８】なお、この問題は、シフトレジスタの内容
が“０”であることに起因して生じているものである
が、特開昭６０−２５４８４８号公報には、データ送出
時にシフトレジスタに“０”でない情報を設定しておく
ために、データ送出に先駆けて特定のパターンのデータ
（フレーム同期信号）の暗号化（送出）を行っておくと
いう技術が提案されている。Although this problem is caused by the fact that the contents of the shift register are "0", Japanese Patent Application Laid-Open No. Sho 60-254848 discloses that " In order to set information other than "0", a technique of encrypting (transmitting) data of a specific pattern (frame synchronization signal) prior to data transmission has been proposed.
【０００９】しかし、この技術においても、フレーム同
期信号という伝送情報ではない情報の送出が必要である
ため、やはり、効率的に情報伝送が行えていない。However, even in this technique, it is necessary to transmit information other than transmission information called a frame synchronization signal, so that information cannot be transmitted efficiently.
【００１０】そこで本発明の目的は、情報伝送が効率的
に行える暗号化システムを提供することにある。An object of the present invention is to provide an encryption system capable of efficiently transmitting information.
【００１１】[0011]
【課題を解決するための手段】請求項１記載の発明は、
（イ）動作モードをシリアルモードとパラレルモードに
切り換えることができ、出力を行ったデータにより１ビ
ットずつ内容が更新される、所定数のビットデータを記
憶するための第１パラレルロードシリアルシフトレジス
タと、この第１パラレルロードシリアルシフトレジスタ
の内容に応じて入力されたデータの内容に変更を加えて
出力する暗号化手段と、この暗号化手段による暗号化に
先駆けて動作モードをパラレルモードに切り換えて第１
パラレルロードシリアルシフトレジスタに特定の内容の
データを書き込み動作モードをシリアルモードに復帰さ
せる書込手段とを備える暗号化装置と、（ロ）動作モー
ドをシリアルモードとパラレルモードに切り換えること
ができ、暗号化装置からのデータによって１ビットずつ
内容が更新される、所定数のビットデータを記憶するた
めの第２パラレルロードシリアルシフトレジスタと、こ
の第２パラレルロードシリアルシフトレジスタの内容に
応じて、入力されたデータの内容を変更して出力する復
号化手段と、この復号化手段による復号化に先駆けて動
作モードをパラレルモードに切り換えて第２パラレルロ
ードシリアルシフトレジスタに特定の内容の情報を書き
込み動作モードをシリアルモードに復帰させる第２書込
手段とを備える復号化装置とを暗号化システムに具備さ
せている。 According to the first aspect of the present invention,
(B) Change the operation mode between serial mode and parallel mode
A first parallel load serial shift register for storing a predetermined number of bit data, which can be switched and whose content is updated bit by bit with the output data
Data and an encryption unit for outputting make changes to the contents of the data entered in accordance with the content of the first parallel load serial shift register <br/>, the operation mode prior to encryption by the encryption means Switch to parallel mode and
Of returning the write only mode of operation to write the data of specific content to the parallel load serial shift register in serial mode
An encryption device and a writing means for, (ii) operating mode
Switch between serial mode and parallel mode
Can be, contents bit by bit by the data from the encryption device is updated, a second parallel load serial shift register for storing a predetermined number of bits of data, depending on the contents of the second parallel load serial shift register Te, decoding means and outputting the changed contents of the input data, the dynamic prior to decoding by the decoding means
Switch the operation mode to the parallel mode and switch to the second parallel
Of and a decoding device and a second writing means for returning the over cereal shift register to a particular information written <br/> Write-operating mode of the contents to the serial mode to the encryption system
I'm making it.
【００１２】すなわち、請求項１記載の発明では、所定
数のビットデータを記憶するための第１パラレルロード
シリアルシフトレジスタを備えた暗号化装置と、復号化
手段による復号化に先駆けて第２パラレルロードシリア
ルシフトレジスタに特定の内容の情報を書き込む第２書
込手段が設けられた復号化装置を組み合わせて暗号化シ
ステムを構成する。第１および第２パラレルロードシリ
アルシフトレジスタは動作モードをシリアルモードとパ
ラレルモードに切り換えることができ、このうちの第１
パラレルロードシリアルシフトレジスタには暗号化手段
による暗号化に先駆けて動作モードをパラレルモードに
切り換えて特定の内容のデータを書き込み、この後、動
作モードをシリアルモードに復帰させるようにしてい
る。第２パラレルロードシリアルシフトレジスタについ
ても復号化手段による復号化に先駆けて動作モードをパ
ラレルモードに切り換えて特定の内容の情報を書き込み
動作モードをシリアルモードに復帰させるようにしてい
る。 That is, according to the first aspect of the present invention, the predetermined
First parallel load for storing a number of bit data
An encryption device having a serial shift register; and a second parallel load serial device prior to decryption by the decryption means.
An encryption system is configured by combining a decryption device provided with second writing means for writing information of a specific content into the shift register . First and second parallel load serial
The shift register registers the operation mode as serial mode.
You can switch to the larel mode, the first of which
Parallel load serial shift register has encryption means
Operating mode to parallel mode prior to encryption by
Switch to write data with specific contents, and then
To return the operation mode to the serial mode
You. About the second parallel load serial shift register
Operation mode prior to decryption by the decryption means.
Switch to the parallel mode and write specific information
The operation mode is set to return to the serial mode.
You.
【００１３】[0013]
【００１４】[0014]
【００１５】[0015]
【実施例】以下、実施例につき本発明を詳細に説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to embodiments.
【００１６】図１に、本発明の一実施例による暗号化シ
ステム（暗号化装置および復号化装置）の概略構成を示
す。図示したように、実施例の暗号化装置、復号化装置
では、従来の装置（図２）のシフトレジスタに代えて、
パラレルロードシリアルシフトレジスタが用いてあり、
パラレルロードシリアルシフトレジスタ１５、２５に
は、その内容を設定するためのデータバスが接続されて
いる。FIG. 1 shows a schematic configuration of an encryption system (an encryption device and a decryption device) according to an embodiment of the present invention. As shown, in the encryption device and the decryption device of the embodiment, instead of the shift register of the conventional device (FIG. 2),
A parallel load serial shift register is used,
A data bus for setting the contents is connected to the parallel load serial shift registers 15 and 25.
【００１７】実施例の暗号化システムにおいては、デー
タの送受信に先駆けて、制御信号（ＳCONT、ＲCONT）に
よりパラレルロードシリアルシフトレジスタ１５、２５
の動作モードがパラレルモードに切り換えられ、予め定
められた特定の値がデータバスを介してパラレルロード
シリアルシフトレジスタにセットされる。そして、動作
モードがシリアルモードに戻された後に、データの送受
信が実行される。In the encryption system of the embodiment, prior to data transmission / reception, the parallel load serial shift registers 15 and 25 are controlled by control signals (S CONT , R CONT ).
Is switched to the parallel mode, and a predetermined specific value is set in the parallel load serial shift register via the data bus. Then, after the operation mode is returned to the serial mode, data transmission / reception is performed.
【００１８】このため、実施例の暗号化システムにおい
ては、データ送出初期時から正しく暗号化、および、復
号化がなされることとなり、この暗号化システムを用い
た場合には、高い情報伝送効率が得られることになる。For this reason, in the encryption system according to the embodiment, encryption and decryption are performed correctly from the initial stage of data transmission, and when this encryption system is used, high information transmission efficiency is obtained. Will be obtained.
【００１９】また、実施例の暗号化システムでは、従来
の復号化装置（図３）においては必要であった、タイマ
回路と論理和回路なども不必要であるため、回路構成が
簡単なものになっている。Further, in the encryption system of the embodiment, since a timer circuit and an OR circuit, which are required in the conventional decryption device (FIG. 3), are not required, the circuit configuration is simplified. Has become.
【００２０】[0020]
【発明の効果】以上説明したように請求項１記載の発明
によれば、所定数のビットデータを記憶するための第１
パラレルロードシリアルシフトレジスタを備えた暗号化
装置と、復号化手段による復号化に先駆けて第２パラレ
ルロードシリアルシフトレジスタに特定内容の情報を書
き込む第２書込手段が設けられた復号化装置を組み合わ
せて暗号化システムを構成し、第１パラレルロードシリ
アルシフトレジスタには暗号化手段による暗号化に先駆
けて動作モードをパラレルモードに切り換えて特定の内
容のデータを書き込み、この後、動作モードをシリアル
モードに復帰させると共に、第２パラレルロードシリア
ルシフトレジスタについても復号化手段による復号化に
先駆けて動作モードをパラレルモードに切り換えて特定
の内容の情報を書き込み動作モードをシリアルモードに
復帰させるようにしている。したがって、データ送出初
期時の１ビット目から正しく暗号化および復号化を行う
ことができ、暗号化が行えるようになるまで情報伝送を
待つ必要がない。このため、高い情報伝送効率を得るこ
とができるという効果がある。 As described above , according to the first aspect of the present invention, the first memory for storing a predetermined number of bit data is provided.
Encryption with parallel load serial shift register
Device and the second parallelization prior to decryption by the decryption means.
Write specific information to the serial load shift register.
Combination with a decoding device provided with second writing means for writing
The first parallel load serial
Al shift register is ahead of encryption by encryption means
Switch the operation mode to the parallel mode
Data, and then change the operation mode to serial.
Mode and the second parallel load serial
The shift register is also decoded by the decoding means.
Switch the operation mode to parallel mode ahead of time and specify
Write the information of the contents of the
It is trying to return. Therefore, the first data transmission
Encrypt and decrypt correctly starting from the first bit
It can, need not name waiting for information transmission until the encryption is performed. Therefore, high information transmission efficiency cannot be obtained.
There is an effect that can be.
【００２１】[0021]
【図１】本発明の一実施例による暗号化システムの概要
を示すブロック図である。FIG. 1 is a block diagram showing an outline of an encryption system according to an embodiment of the present invention.
【図２】暗号化装置を使用した通信システムの概要を示
す説明図である。FIG. 2 is an explanatory diagram showing an outline of a communication system using an encryption device.
【図３】従来の暗号化・復号化装置の概要を示すブロッ
ク図である。FIG. 3 is a block diagram showing an outline of a conventional encryption / decryption device.
１２、２２ 排他的論理和回路 １３、２３ 暗号化関数処理回路 １４、２４ シフトレジスタ １５、２５ パラレルロード・シリアルシフトレジスタ ２６ 論理和回路 ２７ タイマ 12, 22 Exclusive OR circuit 13, 23 Encryption function processing circuit 14, 24 Shift register 15, 25 Parallel load / serial shift register 26 OR circuit 27 Timer
フロントページの続き (56)参考文献 特開 昭59−114939（ＪＰ，Ａ) 特開 平３−155591（ＪＰ，Ａ) 特開 昭59−50485（ＪＰ，Ａ) 特開 昭62−29885（ＪＰ，Ａ) 特公 平６−28354（ＪＰ，Ｂ２) 特公 平６−42120（ＪＰ，Ｂ２) Ｄ．Ｗ．ＤＡＶＩＳ，Ｗ．Ｌ．ＰＲＩ ＣＥ著，上園監訳「ネットワーク・セキ ュリティ」（昭60−12−５）日経マグロ ウヒルＰ．92−98 「最新ＴＴＬＩＣ規格表’79」，（昭 54−６−15），ＣＱ出版株式会社，Ｐ. 95Continuation of the front page (56) References JP-A-59-114939 (JP, A) JP-A-3-155591 (JP, A) JP-A-59-50485 (JP, A) JP-A-62-29885 (JP) A. JP-B 6-28354 (JP, B2) JP-B 6-42120 (JP, B2) W. DAVIS, W.M. L. PRI CE, translated by Kamizono, “Network Security” (Showa 60-12-5). 92-98 "Latest TTLIC Standard Table '79", (Showa 54-6-15), CQ Publishing Co., Ltd., p.
Claims (1)
ードに切り換えることができ、出力を行ったデータによ
り１ビットずつ内容が更新される、所定数のビットデー
タを記憶するための第１パラレルロードシリアルシフト
レジスタと、この第１パラレルロードシリアルシフトレ
ジスタの内容に応じて入力されたデータの内容に変更を
加えて出力する暗号化手段と、この暗号化手段による暗
号化に先駆けて前記動作モードをパラレルモードに切り
換えて前記第１パラレルロードシリアルシフトレジスタ
に特定の内容のデータを書き込み動作モードをシリアル
モードに復帰させる書込手段とを備える暗号化装置と、動作モードをシリアルモードとパラレルモードに切り換
えることができ、 前記暗号化装置からのデータによって
１ビットずつ内容が更新される、所定数のビットデータ
を記憶するための第２パラレルロードシリアルシフトレ
ジスタと、この第２パラレルロードシリアルシフトレジ
スタの内容に応じて、入力されたデータの内容を変更し
て出力する復号化手段と、この復号化手段による復号化
に先駆けて前記動作モードをパラレルモードに切り換え
て前記第２パラレルロードシリアルシフトレジスタに特
定の内容の情報を書き込み動作モードをシリアルモード
に復帰させる第２書込手段とを備える復号化装置とを具
備することを特徴とする暗号化システム。An operation mode is a serial mode and a parallel mode.
1st parallel load serial shift for storing a predetermined number of bits of data, the contents of which can be switched to a mode and the content is updated bit by bit with the output data.
Register and the first parallel load serial shift register.
Encrypting means for modifying the contents of the input data according to the contents of the register and outputting the data; and switching the operation mode to the parallel mode prior to encryption by the encrypting means.
Serially Write-operating mode to write data of specific content on the first parallel load serial shift register <br/> instead
An encryption device having writing means for returning to a mode, and switching an operation mode between a serial mode and a parallel mode
And a second parallel load serial shift register for storing a predetermined number of bit data, the content of which is updated bit by bit by the data from the encryption device.
Register and the second parallel load serial shift register.
Decoding means for changing and outputting the contents of the input data in accordance with the contents of the star , and switching the operation mode to the parallel mode prior to decoding by the decoding means
It said second parallel load serial shift register to a specific serial mode the write only mode of operation to write the information of the contents of Te
And a decryption device comprising: a second writing unit for returning to the original state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132765A JP2655082B2 (en) | 1994-06-15 | 1994-06-15 | Encryption system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132765A JP2655082B2 (en) | 1994-06-15 | 1994-06-15 | Encryption system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088896A JPH088896A (en) | 1996-01-12 |
| JP2655082B2 true JP2655082B2 (en) | 1997-09-17 |
Family
ID=15089037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6132765A Expired - Lifetime JP2655082B2 (en) | 1994-06-15 | 1994-06-15 | Encryption system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655082B2 (en) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950485A (en) * | 1982-09-17 | 1984-03-23 | 日本電気株式会社 | Encoder |
| JPS59114939A (en) * | 1982-12-21 | 1984-07-03 | Fujitsu Ltd | Setting system of initialized vector in cipher device |
| JPS6229885A (en) * | 1985-07-30 | 1987-02-07 | 神鋼電機株式会社 | Continuous tapping type temperature elevating furnace |
| JPH03155591A (en) * | 1989-11-13 | 1991-07-03 | C Ee T V Kiban Gijutsu Kenkyusho:Kk | Sequential ciphering device |
| JPH0628354A (en) * | 1992-05-20 | 1994-02-04 | Matsushita Graphic Commun Syst Inc | Sgml document input device |
| JP2852477B2 (en) * | 1992-07-24 | 1999-02-03 | 筒中シート防水株式会社 | Waterproofing method for irregularly shaped protrusions on flat roofs, etc. |
-
1994
- 1994-06-15 JP JP6132765A patent/JP2655082B2/en not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 「最新ＴＴＬＩＣ規格表’７９」，（昭５４−６−１５），ＣＱ出版株式会社，Ｐ．９５ |
| Ｄ．Ｗ．ＤＡＶＩＳ，Ｗ．Ｌ．ＰＲＩＣＥ著，上園監訳「ネットワーク・セキュリティ」（昭６０−１２−５）日経マグロウヒルＰ．９２−９８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088896A (en) | 1996-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5513262A (en) | Device for enciphering and deciphering, by means of the DES algorithm, data to be written to be read from a hard disk | |
| US7885404B2 (en) | Cryptographic systems and methods supporting multiple modes | |
| US5008938A (en) | Encryption apparatus | |
| JP2002328844A (en) | Data transmission method via data bus | |
| JP2021507343A (en) | High-performance peripheral bus-based serial peripheral interface communication device | |
| CN112513856A (en) | Memory efficient hardware encryption engine | |
| KR100291798B1 (en) | Software encryption method and software encryption system | |
| JP2021507569A (en) | High-performance peripheral bus-based integrated circuit communication device | |
| JP2655082B2 (en) | Encryption system | |
| US6327654B1 (en) | Semiconductor integrated circuit for cryptographic process and encryption algorithm alternating method | |
| JP2002297030A (en) | Cryptographic processing device, cryptographic processing method and program | |
| US20090041245A1 (en) | Confidential information processing device,confidential information processing apparatus, and confidential information processing method | |
| JP2007043724A (en) | Method, apparatus and computer program for decoding data by using host processor and co-processor | |
| JPS6373289A (en) | Cryptographer | |
| JP2002358008A (en) | Data encryption circuit | |
| US5894515A (en) | Random access memory device having inconsistent write-in and read-out data | |
| JPS63203034A (en) | Encryption/decryption device | |
| JPS58213544A (en) | Communication control and processing device | |
| US7446413B2 (en) | Circuit apparatus and method for operating the same | |
| US7613296B2 (en) | M6 block cipher system and method for encoding content and authenticating a device | |
| KR100528890B1 (en) | High-speed block cipher with multi-interfaces and method of operating the same | |
| JPH04348638A (en) | Data transmission method | |
| JP3473746B2 (en) | Data transmission / reception circuit | |
| JPH0817413B2 (en) | Communication control circuit | |
| CN119938569A (en) | A QSPI controller interface combined with AES encryption |