JP2667945B2 - レーダシステムのビデオ信号処理装置 - Google Patents
レーダシステムのビデオ信号処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明はレーダシステムに係り、
特にアンテナから受信された後プリプロセッシングされ
たレーダ信号からビデオデータを抽出するレーダシステ
ムのビデオ信号処理装置に関する。
特にアンテナから受信された後プリプロセッシングされ
たレーダ信号からビデオデータを抽出するレーダシステ
ムのビデオ信号処理装置に関する。
【０００２】
【従来の技術】図２は一般的なレーダシステムのブロッ
ク図で、これを利用してレーダシステムを概括的に説明
する。レーダシステムはパルス変調されたサイン波のよ
うな特定形態の電子波を伝送した後、その反対波の性質
を探索するものである。
ク図で、これを利用してレーダシステムを概括的に説明
する。レーダシステムはパルス変調されたサイン波のよ
うな特定形態の電子波を伝送した後、その反対波の性質
を探索するものである。
【０００３】図２において、アンテナ１０１は時分割し
て運用されるもので、特定の形態を有する電子波を放出
したりその反射波を受信する。パルスモジュレータ１０
４は特定形態の電子波、即ちパルス変調されたサイン波
を発生する。パルスモジュレータ１０４から発生した電
子波はトランスミッタ１０３とデュプレクサ１０２を経
由してアンテナ１０１に印加された後、アンテナ１０１
を通じて空中に放出される。ここで、デュプレクサ１０
２は前記アンテナ１０１のモードを切り換える機能を遂
行する。アンテナ１０１は、一定期間送信アンテナとし
て使用された後、その次の一定期間は受信アンテナとし
て用いられる。即ち、アンテナ１０１は前記デュプレク
サ１０２により一定期間送信モードに設定され、その次
の一定期間は受信モードに設定される。一方、受信され
た反射波は前記低雑音ＲＦ増幅器１０５を経てミキサー
１０６に印加される。
て運用されるもので、特定の形態を有する電子波を放出
したりその反射波を受信する。パルスモジュレータ１０
４は特定形態の電子波、即ちパルス変調されたサイン波
を発生する。パルスモジュレータ１０４から発生した電
子波はトランスミッタ１０３とデュプレクサ１０２を経
由してアンテナ１０１に印加された後、アンテナ１０１
を通じて空中に放出される。ここで、デュプレクサ１０
２は前記アンテナ１０１のモードを切り換える機能を遂
行する。アンテナ１０１は、一定期間送信アンテナとし
て使用された後、その次の一定期間は受信アンテナとし
て用いられる。即ち、アンテナ１０１は前記デュプレク
サ１０２により一定期間送信モードに設定され、その次
の一定期間は受信モードに設定される。一方、受信され
た反射波は前記低雑音ＲＦ増幅器１０５を経てミキサー
１０６に印加される。
【０００４】ミキサー１０６は局部発振器１０７から発
生する局部発振信号と低雑音ＲＦ増幅器１０５の出力信
号を混合することにより、前記低雑音ＲＦ増幅器１０５
の出力信号を中間周波数帯域に遷移させる機能を遂行す
る。中間周波数増幅器１０８はミキサー１０６の出力信
号を増幅するもので、プリプロセッサー１０９に含まれ
た自動利得制御部ＡＧＣから印加される信号によりその
利得を調節することができる。プリプロセッサ１０９及
びビデオ信号処理器１１１は基本的にはレーダシステム
において受信信号から目標データを検出する機能を遂行
する部分である。このとき前記プリプロセッサ１０９及
びビデオ信号処理器１１１はＣＦＡＲ(Constant False
Alarm Rate) を維持するための各種アルゴリズムを遂行
する。
生する局部発振信号と低雑音ＲＦ増幅器１０５の出力信
号を混合することにより、前記低雑音ＲＦ増幅器１０５
の出力信号を中間周波数帯域に遷移させる機能を遂行す
る。中間周波数増幅器１０８はミキサー１０６の出力信
号を増幅するもので、プリプロセッサー１０９に含まれ
た自動利得制御部ＡＧＣから印加される信号によりその
利得を調節することができる。プリプロセッサ１０９及
びビデオ信号処理器１１１は基本的にはレーダシステム
において受信信号から目標データを検出する機能を遂行
する部分である。このとき前記プリプロセッサ１０９及
びビデオ信号処理器１１１はＣＦＡＲ(Constant False
Alarm Rate) を維持するための各種アルゴリズムを遂行
する。
【０００５】まず、プリプロセッサ１０９は時間的感度
調整器（ＳＴＣ：Sensitivity TimeControl）、ＦＴＣ
（Fast Time Control ）及び自動利得制御部（ＡＧＣ：
Automatic Gain Control）を含んで構成される。ＳＴＣ
及びＦＴＣは、受信したレーダ信号に含まれるさまざま
な形態のクラッタをそれぞれ除去する。また、ＡＧＣ
は、前記中間周波数増幅器１０８の利得を調節する。こ
こでプリプロセッサ１０９は、第１レーダ信号、即ちＳ
ＴＣ、ＦＴＣ及びＡＧＣの全てによる前記処理がなされ
たレーダ信号と、第２レーダ信号、即ちＳＴＣ及びＦＴ
Ｃによる前記処理がされたレーダ信号と、を生成すると
共に、これらの信号をビデオ信号処理器１１１へ印加す
る。
調整器（ＳＴＣ：Sensitivity TimeControl）、ＦＴＣ
（Fast Time Control ）及び自動利得制御部（ＡＧＣ：
Automatic Gain Control）を含んで構成される。ＳＴＣ
及びＦＴＣは、受信したレーダ信号に含まれるさまざま
な形態のクラッタをそれぞれ除去する。また、ＡＧＣ
は、前記中間周波数増幅器１０８の利得を調節する。こ
こでプリプロセッサ１０９は、第１レーダ信号、即ちＳ
ＴＣ、ＦＴＣ及びＡＧＣの全てによる前記処理がなされ
たレーダ信号と、第２レーダ信号、即ちＳＴＣ及びＦＴ
Ｃによる前記処理がされたレーダ信号と、を生成すると
共に、これらの信号をビデオ信号処理器１１１へ印加す
る。
【０００６】図１１は従来のレーダシステムのビデオ信
号処理器１１１ブロック図であり、アナログデジタル変
換部２０１とセル平均回路部２０２及びバッファメモリ
部２０３から構成される。
号処理器１１１ブロック図であり、アナログデジタル変
換部２０１とセル平均回路部２０２及びバッファメモリ
部２０３から構成される。
【０００７】図１１において、前記アナログデジタル変
換部２０１はアナログ形態の第１レーダ信号及び第２レ
ーダ信号をそれぞれのＡ／Ｄ変換器２０４、２０５を利
用してデジタル形態の第１レーダ信号及び第２レーダ信
号に変換させる。ここで、Ａ／Ｄ変換器は一定周波数の
サンプリングクロックによって動作する。前記サンプリ
ングクロックはレンジ分解能と密接な関連を有すること
になる。したがって、レンジ分解能を向上させるために
はより高い周波数でサンプリング動作が遂行できるＡ／
Ｄ変換器を必要とする。しかし、Ａ／Ｄ変換器のサンプ
リングクロック周波数は素子特性に左右され、一般的に
Ａ／Ｄ変換器は安定的に動作できる最大サンプリングク
ロックの周波数が決められることになる。したがって、
従来のレーダシステムのレンジ分解能は採用するＡ／Ｄ
変換器が動作できる最大サンプリングクロックの周波数
により制限される。
換部２０１はアナログ形態の第１レーダ信号及び第２レ
ーダ信号をそれぞれのＡ／Ｄ変換器２０４、２０５を利
用してデジタル形態の第１レーダ信号及び第２レーダ信
号に変換させる。ここで、Ａ／Ｄ変換器は一定周波数の
サンプリングクロックによって動作する。前記サンプリ
ングクロックはレンジ分解能と密接な関連を有すること
になる。したがって、レンジ分解能を向上させるために
はより高い周波数でサンプリング動作が遂行できるＡ／
Ｄ変換器を必要とする。しかし、Ａ／Ｄ変換器のサンプ
リングクロック周波数は素子特性に左右され、一般的に
Ａ／Ｄ変換器は安定的に動作できる最大サンプリングク
ロックの周波数が決められることになる。したがって、
従来のレーダシステムのレンジ分解能は採用するＡ／Ｄ
変換器が動作できる最大サンプリングクロックの周波数
により制限される。
【０００８】セル平均回路部２０２は前記Ａ／Ｄ変換器
２０４、２０５から出力されるデータから背景雑音及び
背景クラッタを除去して、これをバッファメモリ２０
８、２０９に出力する部分であって、標的データである
か否かを区分する臨界値を適応的に設定する。ここで、
臨界値を適応的に設定する方法をセル平均値求め(cella
veraging)と称する。
２０４、２０５から出力されるデータから背景雑音及び
背景クラッタを除去して、これをバッファメモリ２０
８、２０９に出力する部分であって、標的データである
か否かを区分する臨界値を適応的に設定する。ここで、
臨界値を適応的に設定する方法をセル平均値求め(cella
veraging)と称する。
【０００９】バッファメモリ２０８、２０９は前記セル
平均回路部２０２の出力を貯蔵した後、走査変換器又は
追跡処理器(Tracking Processor)の要求により貯蔵され
ていたデータを出力する。ここで、走査変換器は前記バ
ッファメモリ２０８に貯蔵されている極座標形態のビデ
オデータを直交座標形態のビデオデータに変換して、こ
れをラスター走査形の表示部に印加し、追跡処理器は前
記バッファメモリ２０９に貯蔵されているビデオデータ
を利用して標的の速度、加速度等を算出して次の動作を
推定する機能を遂行する。
平均回路部２０２の出力を貯蔵した後、走査変換器又は
追跡処理器(Tracking Processor)の要求により貯蔵され
ていたデータを出力する。ここで、走査変換器は前記バ
ッファメモリ２０８に貯蔵されている極座標形態のビデ
オデータを直交座標形態のビデオデータに変換して、こ
れをラスター走査形の表示部に印加し、追跡処理器は前
記バッファメモリ２０９に貯蔵されているビデオデータ
を利用して標的の速度、加速度等を算出して次の動作を
推定する機能を遂行する。
【００１０】図１２は前記図１１に示したセル平均回路
部２０６、２０７の詳細なブロック図で、第１遅延ライ
ン２１０、第２遅延ライン２１３、出力セル２１２、第
１加算部２１１、第２加算部２１４、第１定数乗算部２
１５、第２定数乗算部２１７、最大値検出部２１６及び
臨界値処理部２１８等から構成される。
部２０６、２０７の詳細なブロック図で、第１遅延ライ
ン２１０、第２遅延ライン２１３、出力セル２１２、第
１加算部２１１、第２加算部２１４、第１定数乗算部２
１５、第２定数乗算部２１７、最大値検出部２１６及び
臨界値処理部２１８等から構成される。
【００１１】図１２で、第１遅延ライン２１０及び第２
遅延ライン２１３は直列に連結された遅延素子から構成
される。各遅延素子には出力セル２１２を基準としてそ
れ以前のレンジに当るデータ及びそれ以後のレンジに当
るデータが順次貯蔵されている。このように貯蔵された
データはそれぞれ第１加算部２１１及び第２加算部２１
４で加算される。第１加算部２１１の出力は第１定数乗
算部２１５で所定定数値α１と乗算され、第２加算部２
１４の出力は第２定数乗算部２１７で所定定数値α２と
乗算される。
遅延ライン２１３は直列に連結された遅延素子から構成
される。各遅延素子には出力セル２１２を基準としてそ
れ以前のレンジに当るデータ及びそれ以後のレンジに当
るデータが順次貯蔵されている。このように貯蔵された
データはそれぞれ第１加算部２１１及び第２加算部２１
４で加算される。第１加算部２１１の出力は第１定数乗
算部２１５で所定定数値α１と乗算され、第２加算部２
１４の出力は第２定数乗算部２１７で所定定数値α２と
乗算される。
【００１２】ここで、前記定数値α１及び定数値α２は
前記第１加算部２１１及び第２加算部２１４を通じて加
算されるセルの数及び虚標的に対する信号と見なせる最
大データレベルにより変る。最大値検出部２１６は第１
定数乗算部２１５及び第２定数乗算部２１７の出力のう
ち高い方の値を検出した後、これを臨界値として臨界値
処理部２１８に印加する。臨界値処理部２１８は前記出
力セル２１２のデータが臨界値以上の場合だけこれをビ
デオデータとして出力し、そうでない場合には目標物が
ないことを示めす無信号データを出力する。
前記第１加算部２１１及び第２加算部２１４を通じて加
算されるセルの数及び虚標的に対する信号と見なせる最
大データレベルにより変る。最大値検出部２１６は第１
定数乗算部２１５及び第２定数乗算部２１７の出力のう
ち高い方の値を検出した後、これを臨界値として臨界値
処理部２１８に印加する。臨界値処理部２１８は前記出
力セル２１２のデータが臨界値以上の場合だけこれをビ
デオデータとして出力し、そうでない場合には目標物が
ないことを示めす無信号データを出力する。
【００１３】以上で説明したように従来のビデオ信号処
理器はＡ／Ｄ変換器が許容するサンプリングクロック周
波数によりレンジ分解能が制限される。また、セル平均
が固定した形態のハードウェアにより遂行されるので、
刻一刻に変化する状況により適応的に加算レンジの数及
び乗算する定数値の調整等が不可能である。また、前記
図１２に示したセル平均回路はセル平均アルゴリズムの
うち一つだけを遂行するもので、一般的にレーダシステ
ムは探知しようとする地域の状況によりセル平均アルゴ
リズム自体を変更して使用する必要がある。
理器はＡ／Ｄ変換器が許容するサンプリングクロック周
波数によりレンジ分解能が制限される。また、セル平均
が固定した形態のハードウェアにより遂行されるので、
刻一刻に変化する状況により適応的に加算レンジの数及
び乗算する定数値の調整等が不可能である。また、前記
図１２に示したセル平均回路はセル平均アルゴリズムの
うち一つだけを遂行するもので、一般的にレーダシステ
ムは探知しようとする地域の状況によりセル平均アルゴ
リズム自体を変更して使用する必要がある。
【００１４】
【発明が解決しようとする課題】したがって、本発明の
目的はより改善された機能を遂行し得るレーダシステム
のビデオ信号処理装置を提供することにある。
目的はより改善された機能を遂行し得るレーダシステム
のビデオ信号処理装置を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に本発明のレーダシステムのビデオ信号処理装置は、レ
ーダ信号のクラッタ除去処理を行って生成される第１レ
ーダ信号と、レーダ信号のクラッタ除去処理を行い且つ
利得制御を行って生成される第２レーダ信号と、を出力
するプリプロセッシング部と、前記第１レーダ信号及び
第２レーダ信号のビデオ信号処理を行い標的データを出
力するビデオ信号処理装置と、前記標的データに基づき
所定の処理を行う追跡処理器及び走査変換器と、を含ん
でなるレーダシステムの前記ビデオ信号処理装置につい
て、前記第１又は第２レーダ信号を受信して所定変換速
度でアナログディジタル変換を行う第１又は第２アナロ
グディジタル変換手段と、このアナログディジタル変換
手段によりディジタル変換されたレーダ信号のうち所定
のパルス反復周波数（ＰＲＦ）信号に含まれるレーダ信
号を前記パルス反復周波数信号の周期別に順次相異なる
メモリに書き込んだ後、同一のレンジゲートにあたるレ
ーダ信号を平均して出力する第１又は第２直接平均値算
出手段と、マイクロプロセッサ及びＲＡＭメモリを含ん
で構成され、探知環境の変化に応じて前記レーダシステ
ムの主制御部（ＭＰＵ）により選択されたセル平均遂行
プログラムをダウンロードして前記ＲＡＭメモリに貯蔵
した後、前記マイクロプロセッサの制御により前記セル
平均遂行プログラムに基づいて前記第１及び第２直接平
均値算出手段出力についてそれぞれセル平均演算を行う
第１及び第２セル平均処理部と、前記第２セル平均処理
部の出力のうち標的データのみを抽出する標的データ抽
出手段と、前記各手段並びに第１及び第２セル平均処理
部に共通接続され、前記ＰＲＦ信号等の制御信号を発生
するレーダビデオ処理器制御手段と、前記レーダビデオ
処理器制御手段に連結され前記レーダシステムの主制御
部と前記レーダビデオ処理器制御手段との間でセル平均
遂行プログラム等のデータ送受信機能を行う通信処理部
と、を含んで構成されることを特徴とする。
に本発明のレーダシステムのビデオ信号処理装置は、レ
ーダ信号のクラッタ除去処理を行って生成される第１レ
ーダ信号と、レーダ信号のクラッタ除去処理を行い且つ
利得制御を行って生成される第２レーダ信号と、を出力
するプリプロセッシング部と、前記第１レーダ信号及び
第２レーダ信号のビデオ信号処理を行い標的データを出
力するビデオ信号処理装置と、前記標的データに基づき
所定の処理を行う追跡処理器及び走査変換器と、を含ん
でなるレーダシステムの前記ビデオ信号処理装置につい
て、前記第１又は第２レーダ信号を受信して所定変換速
度でアナログディジタル変換を行う第１又は第２アナロ
グディジタル変換手段と、このアナログディジタル変換
手段によりディジタル変換されたレーダ信号のうち所定
のパルス反復周波数（ＰＲＦ）信号に含まれるレーダ信
号を前記パルス反復周波数信号の周期別に順次相異なる
メモリに書き込んだ後、同一のレンジゲートにあたるレ
ーダ信号を平均して出力する第１又は第２直接平均値算
出手段と、マイクロプロセッサ及びＲＡＭメモリを含ん
で構成され、探知環境の変化に応じて前記レーダシステ
ムの主制御部（ＭＰＵ）により選択されたセル平均遂行
プログラムをダウンロードして前記ＲＡＭメモリに貯蔵
した後、前記マイクロプロセッサの制御により前記セル
平均遂行プログラムに基づいて前記第１及び第２直接平
均値算出手段出力についてそれぞれセル平均演算を行う
第１及び第２セル平均処理部と、前記第２セル平均処理
部の出力のうち標的データのみを抽出する標的データ抽
出手段と、前記各手段並びに第１及び第２セル平均処理
部に共通接続され、前記ＰＲＦ信号等の制御信号を発生
するレーダビデオ処理器制御手段と、前記レーダビデオ
処理器制御手段に連結され前記レーダシステムの主制御
部と前記レーダビデオ処理器制御手段との間でセル平均
遂行プログラム等のデータ送受信機能を行う通信処理部
と、を含んで構成されることを特徴とする。
【００１６】
【作用】本発明によるレーダシステムのビデオ信号処理
装置によると、探知しようとする地域の状況に応じて前
記レーダシステムのビデオ信号処理装置は構成する各手
段が最適に動作する。
装置によると、探知しようとする地域の状況に応じて前
記レーダシステムのビデオ信号処理装置は構成する各手
段が最適に動作する。
【００１７】
【実施例】図１を参照すると、本発明によるレーダシス
テムのビデオ信号処理装置は、第１アナログデジタル変
換器３０１、第２アナログデジタル変換器３０２、第１
直接平均値算出器３０３、第２直接平均値算出器３０
４、第１セル平均処理部３０５、第２セル平均処理部３
０６、第１バッファメモリ３０７、第２バッファメモリ
３０９、抽出器３０８、レーダビデオ処理器制御部３１
０及び通信処理部３１１を含んで構成され、第１アナロ
グデジタル変換器３０１の出力はＧ−バスを通じて第１
直接平均値算出器３０３に伝送され、第２アナログデジ
タル変換器３０２の出力はＨ−バスを通じて第２直接平
均値算出器３０４に伝送される。
テムのビデオ信号処理装置は、第１アナログデジタル変
換器３０１、第２アナログデジタル変換器３０２、第１
直接平均値算出器３０３、第２直接平均値算出器３０
４、第１セル平均処理部３０５、第２セル平均処理部３
０６、第１バッファメモリ３０７、第２バッファメモリ
３０９、抽出器３０８、レーダビデオ処理器制御部３１
０及び通信処理部３１１を含んで構成され、第１アナロ
グデジタル変換器３０１の出力はＧ−バスを通じて第１
直接平均値算出器３０３に伝送され、第２アナログデジ
タル変換器３０２の出力はＨ−バスを通じて第２直接平
均値算出器３０４に伝送される。
【００１８】図１において、第１アナログデジタル変換
器３０１及び第２アナログデジタル変換器３０２は採用
されたＡ／Ｄ変換器のチップが許容するサンプリング周
波数の所定倍数（例えば２倍）になる周波数を有するク
ロックを用いてアナログデジタル変換を遂行する。これ
について図３ないし図４を通して更に具体的に説明す
る。
器３０１及び第２アナログデジタル変換器３０２は採用
されたＡ／Ｄ変換器のチップが許容するサンプリング周
波数の所定倍数（例えば２倍）になる周波数を有するク
ロックを用いてアナログデジタル変換を遂行する。これ
について図３ないし図４を通して更に具体的に説明す
る。
【００１９】第１直接平均値算出器３０３及び第２直接
平均値算出器３０４はデジタルに変換されたデータを入
力して一定期間内に含まれるデータを各レンジゲート別
に平均して出力する。ここで一定期間とはパルス反復周
波数（ＰＲＦ：Pulse Repetition Frequency）信号の数
周期間であり、その数字は使用者の命令又はプログラム
により予じめ決められる。したがって、ＰＲＦ信号の数
周期間受信されたデータはＰＲＦ信号の１周期の間に受
信できるデータに縮約される。このような動作を遂行す
る理由は、通常の表示部を通じて表示されるデータより
さらに多くのデータを抽出できる程度にＰＲＦ信号の周
波数が高いからである。前記のようなレンジ別に平均を
出す動作は単純なデータ圧縮を遂行しながら、同時にま
た、一時的な雑音による目標の誤り捕捉を防止する機能
も遂行する。これについて図５ないし図７を通して更に
具体的に説明する。
平均値算出器３０４はデジタルに変換されたデータを入
力して一定期間内に含まれるデータを各レンジゲート別
に平均して出力する。ここで一定期間とはパルス反復周
波数（ＰＲＦ：Pulse Repetition Frequency）信号の数
周期間であり、その数字は使用者の命令又はプログラム
により予じめ決められる。したがって、ＰＲＦ信号の数
周期間受信されたデータはＰＲＦ信号の１周期の間に受
信できるデータに縮約される。このような動作を遂行す
る理由は、通常の表示部を通じて表示されるデータより
さらに多くのデータを抽出できる程度にＰＲＦ信号の周
波数が高いからである。前記のようなレンジ別に平均を
出す動作は単純なデータ圧縮を遂行しながら、同時にま
た、一時的な雑音による目標の誤り捕捉を防止する機能
も遂行する。これについて図５ないし図７を通して更に
具体的に説明する。
【００２０】第１セル平均処理部３０５及び第２セル平
均処理部３０６は前記図１２で説明したようなセル平均
を遂行するもので、従来とは違ってセル平均をハードウ
ェア手段でないソフトウェアプログラムを通じて遂行す
る。このとき、遂行されるソフトウェアプログラムは通
信処理部３１１を通じてレーダシステムの主制御部から
第１及び第２セル平均処理部３０５、３０６にダウンロ
ードされる。したがって、レーダシステムの使用者はソ
フトウェアプログラムを変更することが可能になる。抽
出器３０８は前記第２セル平均処理部３０６から出力さ
れるデータのうち標的がないことを示す無信号データを
除去して、これを第２バッファメモリ３０９に印加す
る。これについて図１０を通して更に具体的に説明す
る。
均処理部３０６は前記図１２で説明したようなセル平均
を遂行するもので、従来とは違ってセル平均をハードウ
ェア手段でないソフトウェアプログラムを通じて遂行す
る。このとき、遂行されるソフトウェアプログラムは通
信処理部３１１を通じてレーダシステムの主制御部から
第１及び第２セル平均処理部３０５、３０６にダウンロ
ードされる。したがって、レーダシステムの使用者はソ
フトウェアプログラムを変更することが可能になる。抽
出器３０８は前記第２セル平均処理部３０６から出力さ
れるデータのうち標的がないことを示す無信号データを
除去して、これを第２バッファメモリ３０９に印加す
る。これについて図１０を通して更に具体的に説明す
る。
【００２１】レーダビデオ処理器制御部３１０はレーダ
ビデオ処理器に含まれる各回路に連結され諸々の制御動
作を遂行するもので、特に各回路が可変的にそれらの動
作を遂行するようにするために、あたえられた条件に従
う各種クロック及び制御信号を生成する機能を遂行す
る。ここでレーダビデオ処理器制御部３１０から発生さ
れた各種クロック及び制御信号は制御バス(control bu
s) を通じて各回路に伝送される。
ビデオ処理器に含まれる各回路に連結され諸々の制御動
作を遂行するもので、特に各回路が可変的にそれらの動
作を遂行するようにするために、あたえられた条件に従
う各種クロック及び制御信号を生成する機能を遂行す
る。ここでレーダビデオ処理器制御部３１０から発生さ
れた各種クロック及び制御信号は制御バス(control bu
s) を通じて各回路に伝送される。
【００２２】以下、図３ないし図４を通して図１に示し
たアナログデジタル変換器について説明する。図３は図
１に示した第１アナログデジタル変換器及び第２アナロ
グデジタル変換器のブロック図であり、第１アナログデ
ジタル変換器３０１は第１Ａ／Ｄ変換器チップＡＤＣ１
と第２Ａ／Ｄ変換器チップＡＤＣ２及び周波数分割手段
４０１を含んで構成され、第２アナログデジタル変換器
３０２は第３Ａ／Ｄ変換器チップＡＤＣ３と第４Ａ／Ｄ
変換器チップＡＤＣ４及び周波数分割手段４０１を含ん
で構成される。即ち、図３の周波数分割手段４０１は前
記第１アナログデジタル変換器３０１及び第２アナログ
デジタル変換器３０２に共通に用いられている。
たアナログデジタル変換器について説明する。図３は図
１に示した第１アナログデジタル変換器及び第２アナロ
グデジタル変換器のブロック図であり、第１アナログデ
ジタル変換器３０１は第１Ａ／Ｄ変換器チップＡＤＣ１
と第２Ａ／Ｄ変換器チップＡＤＣ２及び周波数分割手段
４０１を含んで構成され、第２アナログデジタル変換器
３０２は第３Ａ／Ｄ変換器チップＡＤＣ３と第４Ａ／Ｄ
変換器チップＡＤＣ４及び周波数分割手段４０１を含ん
で構成される。即ち、図３の周波数分割手段４０１は前
記第１アナログデジタル変換器３０１及び第２アナログ
デジタル変換器３０２に共通に用いられている。
【００２３】周波数分割手段４０１はＤ−フリップフロ
ップ４０２とＤ−フリップフロップ４０３及びインバー
タＩ１を含んで構成される。ここで、Ｄ−フリップフロ
ップ４０２及びＤ−フリップフロップ４０３はそれぞれ
分周器として作用するもので、サンプリングクロックＳ
−ＣＫとサンプリングクロックＳ−ＣＫの反転信号を分
周する。サンプリングクロックＳ−ＣＫの周波数は前記
第１Ａ／Ｄ変換器チップＡＤＣ１、第２Ａ／Ｄ変換器チ
ップＡＤＣ２、第３Ａ／Ｄ変換器チップＡＤＣ３及び第
４Ａ／Ｄ変換器チップＡＤＣ４のそれぞれがサンプリン
グするとき用いるクロックの周波数の２倍になる。つま
り、サンプリングクロックＳ−ＣＫの周波数は採用した
Ａ／Ｄ変換器チップがアナログデジタル変換を遂行し得
る周波数の２倍となる。このようなサンプリングクロッ
クＳ−ＣＫは周波数分割手段４０１を通じて信号４０４
及び信号４０５に変調される。変調された信号により第
１Ａ／Ｄ変換器チップＡＤＣ１及び第３Ａ／Ｄ変換器チ
ップＡＤＣ３はサンプリングクロックＳ−ＣＫの奇数パ
ルスのエッジでアナログデジタル変換動作を遂行し、第
２Ａ／Ｄ変換器チップＡＤＣ２及び第４Ａ／Ｄ変換器チ
ップＡＤＣ４はサンプリングクロックＳ−ＣＫの偶数パ
ルスのエッジでアナログデジタル変換動作を遂行する。
ここで、第１Ａ／Ｄ変換器チップＡＤＣ１及び第２Ａ／
Ｄ変換器チップＡＤＣ２は交代で前記Ｇ−バスを通じて
その出力値を伝送し、第３Ａ／Ｄ変換器チップＡＤＣ３
及び第４Ａ／Ｄ変換器チップは交代で前記Ｈ−バスを通
じてその出力値を伝送することになる。図４にこれらの
波形を示した。
ップ４０２とＤ−フリップフロップ４０３及びインバー
タＩ１を含んで構成される。ここで、Ｄ−フリップフロ
ップ４０２及びＤ−フリップフロップ４０３はそれぞれ
分周器として作用するもので、サンプリングクロックＳ
−ＣＫとサンプリングクロックＳ−ＣＫの反転信号を分
周する。サンプリングクロックＳ−ＣＫの周波数は前記
第１Ａ／Ｄ変換器チップＡＤＣ１、第２Ａ／Ｄ変換器チ
ップＡＤＣ２、第３Ａ／Ｄ変換器チップＡＤＣ３及び第
４Ａ／Ｄ変換器チップＡＤＣ４のそれぞれがサンプリン
グするとき用いるクロックの周波数の２倍になる。つま
り、サンプリングクロックＳ−ＣＫの周波数は採用した
Ａ／Ｄ変換器チップがアナログデジタル変換を遂行し得
る周波数の２倍となる。このようなサンプリングクロッ
クＳ−ＣＫは周波数分割手段４０１を通じて信号４０４
及び信号４０５に変調される。変調された信号により第
１Ａ／Ｄ変換器チップＡＤＣ１及び第３Ａ／Ｄ変換器チ
ップＡＤＣ３はサンプリングクロックＳ−ＣＫの奇数パ
ルスのエッジでアナログデジタル変換動作を遂行し、第
２Ａ／Ｄ変換器チップＡＤＣ２及び第４Ａ／Ｄ変換器チ
ップＡＤＣ４はサンプリングクロックＳ−ＣＫの偶数パ
ルスのエッジでアナログデジタル変換動作を遂行する。
ここで、第１Ａ／Ｄ変換器チップＡＤＣ１及び第２Ａ／
Ｄ変換器チップＡＤＣ２は交代で前記Ｇ−バスを通じて
その出力値を伝送し、第３Ａ／Ｄ変換器チップＡＤＣ３
及び第４Ａ／Ｄ変換器チップは交代で前記Ｈ−バスを通
じてその出力値を伝送することになる。図４にこれらの
波形を示した。
【００２４】図５は図１に示した第１直接平均値算出器
又は第２直接平均値算出器のうちの一つのブロック図を
示し、エネーブル信号発生部６０１、複数のＰＲＦビデ
オ先入先出メモリ（PRF VIDEO FIFO−１、PRF VIDEO FI
FO−２、PRF VIDEO FIFO−３）、平均ルックアップテー
ブル部６０５、バッファ６０６、マルチプレクサ６０７
を含んで構成される。
又は第２直接平均値算出器のうちの一つのブロック図を
示し、エネーブル信号発生部６０１、複数のＰＲＦビデ
オ先入先出メモリ（PRF VIDEO FIFO−１、PRF VIDEO FI
FO−２、PRF VIDEO FIFO−３）、平均ルックアップテー
ブル部６０５、バッファ６０６、マルチプレクサ６０７
を含んで構成される。
【００２５】図５で前記複数のＰＲＦビデオ先入先出
（ＦＩＦＯ）メモリは共に前記Ｇ−バス又はＨ−バス上
に共通に連結され、パルス反復周波数ＰＲＦ信号の１周
期に含まれるレーダ信号を順次貯蔵でき、貯蔵された順
序によりレーダ信号を出力することになる。即ち、デジ
タルに変換されたレーダ信号はＰＲＦ信号の１周期には
PRF VIDEO FIFO−１に貯蔵され、その次の周期にはPRF
VIDEO FIFO−２に貯蔵され、更に次の周期にはPRF VIDE
O FIFO−３に貯蔵される。このとき、デジタルに変換さ
れたレーダ信号はレンジにより順次各PRF VIDEO FIFOに
記入される。PRFVIDEO FIFO−３にデジタルレーダ信号
が記入される間、各PRF VIDEO FIFOに貯蔵されたレーダ
信号は各レンジゲート別に読出され平均ルックアップテ
ーブル部６０５に伝送される。エネーブル信号発生部６
０１は前記PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、
PRF VIDEO FIFO−３が前記のように動作するようにする
ために、各PRF VIDEO FIFOに印加する複数の書きこみク
ロック信号を発生する。エネーブル信号発生部６０１に
ついて図７を通して更に具体的に説明する。
（ＦＩＦＯ）メモリは共に前記Ｇ−バス又はＨ−バス上
に共通に連結され、パルス反復周波数ＰＲＦ信号の１周
期に含まれるレーダ信号を順次貯蔵でき、貯蔵された順
序によりレーダ信号を出力することになる。即ち、デジ
タルに変換されたレーダ信号はＰＲＦ信号の１周期には
PRF VIDEO FIFO−１に貯蔵され、その次の周期にはPRF
VIDEO FIFO−２に貯蔵され、更に次の周期にはPRF VIDE
O FIFO−３に貯蔵される。このとき、デジタルに変換さ
れたレーダ信号はレンジにより順次各PRF VIDEO FIFOに
記入される。PRFVIDEO FIFO−３にデジタルレーダ信号
が記入される間、各PRF VIDEO FIFOに貯蔵されたレーダ
信号は各レンジゲート別に読出され平均ルックアップテ
ーブル部６０５に伝送される。エネーブル信号発生部６
０１は前記PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、
PRF VIDEO FIFO−３が前記のように動作するようにする
ために、各PRF VIDEO FIFOに印加する複数の書きこみク
ロック信号を発生する。エネーブル信号発生部６０１に
ついて図７を通して更に具体的に説明する。
【００２６】平均ルックアップテーブル部６０５はアド
レスを所定ビットずつ分割した後、分割されたアドレス
の平均値を貯蔵しており、アドレスが印加されるとすぐ
その平均値が出力される。例えば、前記平均ルックアッ
プテーブル部６０５のアドレスが１２ビットで構成さ
れ、前記PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、PR
F VIDEO FIFO−３の出力がそれぞれ４ビットから構成さ
れている場合に、アドレス１１０１１０００１１１１に
貯蔵される値は１１００である。即ち、〔（１１０１）
2 ＋（１０００）2 ＋（１１１１）2 〕／３＝〔（１０
０１００）2 〕／３＝（１１００）2 なので、（１１０
０）2 がアドレスの平均値として前記平均ルックアップ
テーブル部６０５に貯蔵されるのである。このようにル
ックアップテーブル方式を利用して平均値を出すと、非
常に短い時間内に平均値算出が行われる。
レスを所定ビットずつ分割した後、分割されたアドレス
の平均値を貯蔵しており、アドレスが印加されるとすぐ
その平均値が出力される。例えば、前記平均ルックアッ
プテーブル部６０５のアドレスが１２ビットで構成さ
れ、前記PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、PR
F VIDEO FIFO−３の出力がそれぞれ４ビットから構成さ
れている場合に、アドレス１１０１１０００１１１１に
貯蔵される値は１１００である。即ち、〔（１１０１）
2 ＋（１０００）2 ＋（１１１１）2 〕／３＝〔（１０
０１００）2 〕／３＝（１１００）2 なので、（１１０
０）2 がアドレスの平均値として前記平均ルックアップ
テーブル部６０５に貯蔵されるのである。このようにル
ックアップテーブル方式を利用して平均値を出すと、非
常に短い時間内に平均値算出が行われる。
【００２７】ここで、探知能力を向上させるためにレー
ダシステムは通常多様な周波数のＰＲＦ信号を用いる。
このように、ＰＲＦ信号の周波数を異ならせる理由は、
ＰＲＦ信号の周波数を異ならせれば、本当の標的に対す
る反響信号(return signal)は常に現われるのに対し、
クラッタや雑音等による虚標的に対する反響信号は場合
により現われたり、現われなかったりするので、常に現
われる反響信号が本当の標的から跳ね返ってきた信号だ
と判断できるからである。このとき、ＰＲＦ信号の周波
数によりサンプリングクロックの周波数も変り、それに
より前記PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、PR
F VIDEO FIFO−３等に印加される第１書きこみクロック
ＷＲ−ＣＫ１、第２書きこみクロックＷＲ−ＣＫ２、第
３書きこみクロックＷＲ−ＣＫ３の周波数も変る。ま
た、前記ＰＲＦ信号の周波数が非常に低い場合は、前記
PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、PRF VIDEO
FIFO−３等による平均値算出が出されないようにし、前
記ＰＲＦ信号の周波数が高い場合だけ直接平均値算出が
出されるようにする。
ダシステムは通常多様な周波数のＰＲＦ信号を用いる。
このように、ＰＲＦ信号の周波数を異ならせる理由は、
ＰＲＦ信号の周波数を異ならせれば、本当の標的に対す
る反響信号(return signal)は常に現われるのに対し、
クラッタや雑音等による虚標的に対する反響信号は場合
により現われたり、現われなかったりするので、常に現
われる反響信号が本当の標的から跳ね返ってきた信号だ
と判断できるからである。このとき、ＰＲＦ信号の周波
数によりサンプリングクロックの周波数も変り、それに
より前記PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、PR
F VIDEO FIFO−３等に印加される第１書きこみクロック
ＷＲ−ＣＫ１、第２書きこみクロックＷＲ−ＣＫ２、第
３書きこみクロックＷＲ−ＣＫ３の周波数も変る。ま
た、前記ＰＲＦ信号の周波数が非常に低い場合は、前記
PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、PRF VIDEO
FIFO−３等による平均値算出が出されないようにし、前
記ＰＲＦ信号の周波数が高い場合だけ直接平均値算出が
出されるようにする。
【００２８】図５で、マルチプレクサ６０７は前記Ｇ−
バス又はＨ−バス上に連結されると同時にバッファ６０
６を通じて前記平均ルックアップテーブル部６０５の出
力端に連結され前記ＰＲＦ信号の周波数によりＧ−バス
又はＨ−バスを通じて伝送される前記第１アナログデジ
タル変換器の出力又は第２アナログデジタル変換器の出
力を選択するか、又はバッファ６０６の出力を選択す
る。図６は前記図５に示した直接平均値算出手段の動作
を説明するための波形図である。図６で−ＤＰＲＦ信号
はネガティブＰＲＦ信号である−ＰＲＦ信号とほぼ同一
な信号を意味する。即ち、−ＰＲＦ信号は伝送される期
間雑音等が添付されたネガティブＰＲＦ信号であり、−
ＤＰＲＦ信号はビデオ信号処理部で雑音除去処理された
ネガティブＰＲＦ信号である。
バス又はＨ−バス上に連結されると同時にバッファ６０
６を通じて前記平均ルックアップテーブル部６０５の出
力端に連結され前記ＰＲＦ信号の周波数によりＧ−バス
又はＨ−バスを通じて伝送される前記第１アナログデジ
タル変換器の出力又は第２アナログデジタル変換器の出
力を選択するか、又はバッファ６０６の出力を選択す
る。図６は前記図５に示した直接平均値算出手段の動作
を説明するための波形図である。図６で−ＤＰＲＦ信号
はネガティブＰＲＦ信号である−ＰＲＦ信号とほぼ同一
な信号を意味する。即ち、−ＰＲＦ信号は伝送される期
間雑音等が添付されたネガティブＰＲＦ信号であり、−
ＤＰＲＦ信号はビデオ信号処理部で雑音除去処理された
ネガティブＰＲＦ信号である。
【００２９】図６で、／ＷＥ１、／ＷＥ２、／ＷＥ３は
前記PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、PRF VI
DEO FIFO−３でデータの記入が行われる期間それぞれア
クティブになる書きこみエネーブル信号である。このと
き各書きこみエネーブル信号はレーダビデオ処理器制御
部３１０から印加される書きこみクロックＷＲ−ＣＫと
論理積演算(AND-Opration)されPRF VIDEO FIFO−１、PR
F VIDEO FIFO−２、PRF VIDEO FIFO−３の各書きこみ端
子／ＷＲに印加される。一方、PRF VIDEO FIFO−１、PR
F VIDEO FIFO−２、PRF VIDEO FIFO−３の各リード端子
／ＲＤ及びバッファ６０６の書きこみ端子／ＷＲには図
６に示したＲＤ−ＣＫが印加される。ＲＤ−ＣＫはPRF
VIDEO FIFO−３の書きこみ端子に印加される第３書きこ
みクロックＷＲ−ＣＫ３を数クロックの周期分遅延した
とき、結果として現われる信号は同じ形態を有する。し
たがって、第１及び第２レーダ信号がPRF VIDEO FIFO−
３に貯蔵されてから数クロックが過ぎると、レンジゲー
トによる平均値が計算されバッファ６０６に印加され
る。
前記PRF VIDEO FIFO−１、PRF VIDEO FIFO−２、PRF VI
DEO FIFO−３でデータの記入が行われる期間それぞれア
クティブになる書きこみエネーブル信号である。このと
き各書きこみエネーブル信号はレーダビデオ処理器制御
部３１０から印加される書きこみクロックＷＲ−ＣＫと
論理積演算(AND-Opration)されPRF VIDEO FIFO−１、PR
F VIDEO FIFO−２、PRF VIDEO FIFO−３の各書きこみ端
子／ＷＲに印加される。一方、PRF VIDEO FIFO−１、PR
F VIDEO FIFO−２、PRF VIDEO FIFO−３の各リード端子
／ＲＤ及びバッファ６０６の書きこみ端子／ＷＲには図
６に示したＲＤ−ＣＫが印加される。ＲＤ−ＣＫはPRF
VIDEO FIFO−３の書きこみ端子に印加される第３書きこ
みクロックＷＲ−ＣＫ３を数クロックの周期分遅延した
とき、結果として現われる信号は同じ形態を有する。し
たがって、第１及び第２レーダ信号がPRF VIDEO FIFO−
３に貯蔵されてから数クロックが過ぎると、レンジゲー
トによる平均値が計算されバッファ６０６に印加され
る。
【００３０】図７は図５に示したエネーブル信号発生部
のブロック図で、ＰＲＦレベル比較器８０１、インバー
タＩ２、Ｄ−フリップフロップ８０２、Ｄ−フリップフ
ロップ８０３、３個の論理和ゲートＯＲ１、ＯＲ２、Ｏ
Ｒ３、論理積ゲートＡＮＤ及びインバータＩ３を含んで
構成される。図７でＰＲＦレベル比較器８０１は雑音が
含まれ得るポジティブＰＲＦ信号＋ＰＲＦ及びネガティ
ブＰＲＦ信号−ＰＲＦを入力した後、入力される二つの
信号のレベル差値と所定値を比較してデジタル形態のＰ
ＲＦ信号であるＤＰＲＦを出力する。
のブロック図で、ＰＲＦレベル比較器８０１、インバー
タＩ２、Ｄ−フリップフロップ８０２、Ｄ−フリップフ
ロップ８０３、３個の論理和ゲートＯＲ１、ＯＲ２、Ｏ
Ｒ３、論理積ゲートＡＮＤ及びインバータＩ３を含んで
構成される。図７でＰＲＦレベル比較器８０１は雑音が
含まれ得るポジティブＰＲＦ信号＋ＰＲＦ及びネガティ
ブＰＲＦ信号−ＰＲＦを入力した後、入力される二つの
信号のレベル差値と所定値を比較してデジタル形態のＰ
ＲＦ信号であるＤＰＲＦを出力する。
【００３１】図８は前記ＰＲＦレベル比較器８０１の機
能を説明するための波形図を示した。＋ＰＲＦ及び−Ｐ
ＲＦ信号は雑音等が含まれる信号であり、雑音が含まれ
ていない形態の＋ＰＲＦ及び−ＰＲＦ信号と雑音が含ま
れた形態の＋ＰＲＦ及び−ＰＲＦ信号の形態を図８Ｂに
示した。図８Ｂに示したように雑音が含まれた信号をそ
のまま用いるとエラーが発生するので、雑音を除去しな
ければならない。雑音除去の基本的な原理は一定レベル
以下の信号は雑音と見なしてレベル“０”に出力し、そ
うでない信号は雑音でないものと見なしてレベル“１”
に出力する。このとき、＋ＰＲＦ及び−ＰＲＦ信号の差
電圧を所定電圧と比較させることにより判定のマージン
を更に広められる。
能を説明するための波形図を示した。＋ＰＲＦ及び−Ｐ
ＲＦ信号は雑音等が含まれる信号であり、雑音が含まれ
ていない形態の＋ＰＲＦ及び−ＰＲＦ信号と雑音が含ま
れた形態の＋ＰＲＦ及び−ＰＲＦ信号の形態を図８Ｂに
示した。図８Ｂに示したように雑音が含まれた信号をそ
のまま用いるとエラーが発生するので、雑音を除去しな
ければならない。雑音除去の基本的な原理は一定レベル
以下の信号は雑音と見なしてレベル“０”に出力し、そ
うでない信号は雑音でないものと見なしてレベル“１”
に出力する。このとき、＋ＰＲＦ及び−ＰＲＦ信号の差
電圧を所定電圧と比較させることにより判定のマージン
を更に広められる。
【００３２】図７で、第２インバータＩ２は前記ＰＲＦ
レベル比較器８０１から出力されるＤＰＲＦ信号を反転
して、これをＤ−フリップフロップ８０２及びＤ−フリ
ップフロップ８０３のクロック端子に印加する。Ｄ−フ
リップフロップ８０２、Ｄ−フリップフロップ８０３、
論理積ゲート及びインバータＩ３はＰＲＦ信号の１周期
ごとにエネーブルする信号である書きこみエネーブル信
号／ＷＥ１、／ＷＥ２、／ＷＥ３を順次発生するための
構成要素である。これらの動作をみてみると次のようで
ある。まず、Ｄ−フリップフロップ８０２はＤ−フリッ
プフロップ８０２のＤ−入力端子に印加された信号を前
記インバータ１２から出力されるパルスの１周期分遅延
して出力する。つまり、Ｄ−フリップフロップ８０２は
入力端子に印加する信号をＰＲＦ信号の１周期分遅延す
る機能を遂行するわけである。Ｄ−フリップフロップ８
０３は前記インバータＩ２の出力パルスの１周期分前記
Ｄ−フリップフロップ８０２の出力を遅延して出力す
る。Ｄ−フリップフロップ８０２及びＤ−フリップフロ
ップ８０３の各ネガティブ出力／Ｑは論理積ゲートＡＮ
Ｄを通じて論理積された後、再びＤ−フリップフロップ
８０２の入力端子Ｄに印加される。インバータＩ３は論
理積ゲートＡＮＤの出力を反転する。
レベル比較器８０１から出力されるＤＰＲＦ信号を反転
して、これをＤ−フリップフロップ８０２及びＤ−フリ
ップフロップ８０３のクロック端子に印加する。Ｄ−フ
リップフロップ８０２、Ｄ−フリップフロップ８０３、
論理積ゲート及びインバータＩ３はＰＲＦ信号の１周期
ごとにエネーブルする信号である書きこみエネーブル信
号／ＷＥ１、／ＷＥ２、／ＷＥ３を順次発生するための
構成要素である。これらの動作をみてみると次のようで
ある。まず、Ｄ−フリップフロップ８０２はＤ−フリッ
プフロップ８０２のＤ−入力端子に印加された信号を前
記インバータ１２から出力されるパルスの１周期分遅延
して出力する。つまり、Ｄ−フリップフロップ８０２は
入力端子に印加する信号をＰＲＦ信号の１周期分遅延す
る機能を遂行するわけである。Ｄ−フリップフロップ８
０３は前記インバータＩ２の出力パルスの１周期分前記
Ｄ−フリップフロップ８０２の出力を遅延して出力す
る。Ｄ−フリップフロップ８０２及びＤ−フリップフロ
ップ８０３の各ネガティブ出力／Ｑは論理積ゲートＡＮ
Ｄを通じて論理積された後、再びＤ−フリップフロップ
８０２の入力端子Ｄに印加される。インバータＩ３は論
理積ゲートＡＮＤの出力を反転する。
【００３３】ここで、前記インバータＩ３の出力は第１
書きこみエネーブル信号／ＷＥ１となり、前記Ｄ−フリ
ップフロップ８０２のネガティブ出力は第２書きこみエ
ネーブル信号／ＷＥ２となり、前記Ｄ−フリップフロッ
プ８０３のネガティブ出力は第３書きこみエネーブル信
号／ＷＥ３となる。
書きこみエネーブル信号／ＷＥ１となり、前記Ｄ−フリ
ップフロップ８０２のネガティブ出力は第２書きこみエ
ネーブル信号／ＷＥ２となり、前記Ｄ−フリップフロッ
プ８０３のネガティブ出力は第３書きこみエネーブル信
号／ＷＥ３となる。
【００３４】書きこみエネーブル信号／ＷＥ１、／ＷＥ
２、／ＷＥ３はそれぞれ３個の論理和ゲートＯＲ１、Ｏ
Ｒ２、ＯＲ３を通じて書きこみクロックＷＲ−ＣＫと論
理和され第１書きこみクロックＷＲ−ＣＫ１、第２書き
こみクロックＷＲ−ＣＫ２及び第３書きこみクロックＷ
Ｒ−ＣＫ３に変換される。
２、／ＷＥ３はそれぞれ３個の論理和ゲートＯＲ１、Ｏ
Ｒ２、ＯＲ３を通じて書きこみクロックＷＲ−ＣＫと論
理和され第１書きこみクロックＷＲ−ＣＫ１、第２書き
こみクロックＷＲ−ＣＫ２及び第３書きこみクロックＷ
Ｒ−ＣＫ３に変換される。
【００３５】図９は図１に示した第１セル平均処理部又
は第２セル平均処理部のブロック図で、ワンチップマイ
クロプロセッサー１００１とセル平均ビデオＲＡＭ１０
０２等を含んで構成される。
は第２セル平均処理部のブロック図で、ワンチップマイ
クロプロセッサー１００１とセル平均ビデオＲＡＭ１０
０２等を含んで構成される。
【００３６】セル平均処理部は特定レンジに含まれ得る
衝撃性雑音による虚標的検出を抑制するアルゴリズムを
遂行する。すまり、このような雑音にもかかわらず虚標
的検出率を所定値以下に保つためのアルゴリズムを遂行
するわけである。図２で説明したようにセル平均を遂行
する方法はさまざまであり、レーダシステムの探知能力
を向上させるためにレーダシステムの環境によりそのつ
ど変更できるようにする方が有利である。
衝撃性雑音による虚標的検出を抑制するアルゴリズムを
遂行する。すまり、このような雑音にもかかわらず虚標
的検出率を所定値以下に保つためのアルゴリズムを遂行
するわけである。図２で説明したようにセル平均を遂行
する方法はさまざまであり、レーダシステムの探知能力
を向上させるためにレーダシステムの環境によりそのつ
ど変更できるようにする方が有利である。
【００３７】図９で、ワンチップマイクロプロセッサー
１００１は前記マルチプレクサ６０７から出力されるレ
ーダ信号をセル平均ビデオＲＡＭ１００２に貯蔵する。
ワンチップマイクロプロセッサー１００１は内部に不揮
発性メモリＲＡＭを含んで構成される。ワンチップマイ
クロプロセッサー１００１の内部に含まれたＲＡＭは遂
行プログラムがダウンロードされ作業が遂行するとき作
業領域として用いられる。このとき、セル平均ビデオＲ
ＡＭ１００２とワンチップマイクロプロセッサー１００
１間のデータ送受信はデータバス及びアドレスバスを通
じて行われ、各バスの制御はワンチップマイクロプロセ
ッサー１００１により遂行される。 図１０は図１に示
した抽出器の詳細ブロック図で、標的有無判別手段１１
０１、標的データラッチ手段１１０２及びレンジカウン
ター１１０３等を含んで構成される。
１００１は前記マルチプレクサ６０７から出力されるレ
ーダ信号をセル平均ビデオＲＡＭ１００２に貯蔵する。
ワンチップマイクロプロセッサー１００１は内部に不揮
発性メモリＲＡＭを含んで構成される。ワンチップマイ
クロプロセッサー１００１の内部に含まれたＲＡＭは遂
行プログラムがダウンロードされ作業が遂行するとき作
業領域として用いられる。このとき、セル平均ビデオＲ
ＡＭ１００２とワンチップマイクロプロセッサー１００
１間のデータ送受信はデータバス及びアドレスバスを通
じて行われ、各バスの制御はワンチップマイクロプロセ
ッサー１００１により遂行される。 図１０は図１に示
した抽出器の詳細ブロック図で、標的有無判別手段１１
０１、標的データラッチ手段１１０２及びレンジカウン
ター１１０３等を含んで構成される。
【００３８】図１０において、標的有無判別手段１１０
１はセル平均処理部の出力をビット単位で検査して標的
の有無を判別するもので、基本的に論理和を遂行する論
理和ゲートになる。これを具体的に説明すると次の通り
である。
１はセル平均処理部の出力をビット単位で検査して標的
の有無を判別するもので、基本的に論理和を遂行する論
理和ゲートになる。これを具体的に説明すると次の通り
である。
【００３９】セル平均処理部の出力が４ビットからなる
とするとき、標的がない場合には出力は００００にな
り、そうでない場合には少なくとも１以上のビット位置
で“１”が現われる。したがって、標的有無判別手段１
１０１はセル平均処理部の出力が００００でない場合に
アクティブになる（図１０では“ロー”アクティブであ
る）ラッチエネーブル信号を標的データラッチ手段１１
０２に印加する。
とするとき、標的がない場合には出力は００００にな
り、そうでない場合には少なくとも１以上のビット位置
で“１”が現われる。したがって、標的有無判別手段１
１０１はセル平均処理部の出力が００００でない場合に
アクティブになる（図１０では“ロー”アクティブであ
る）ラッチエネーブル信号を標的データラッチ手段１１
０２に印加する。
【００４０】また、レンジカウンター１１０３は、セル
平均処理部が出力するデータのレンジゲート値を発生す
る機能を遂行するもので、一般的なカウンタから構成さ
れる。
平均処理部が出力するデータのレンジゲート値を発生す
る機能を遂行するもので、一般的なカウンタから構成さ
れる。
【００４１】一方、標的データラッチ手段１１０２は２
個のラッチ手段１１０４、１１０５から構成されるもの
で、そのうち一方のラッチ手段の入力端子は前記セル平
均処理部の出力と連結し、他方のラッチ手段の入力端子
は前記レンジカウンター１１０３の出力と連結してい
る。ここで各ラッチ手段は先入先出バッファＦＩＦＯか
ら構成されており、このように先入先出バッファから構
成される理由は前記セル平均処理部の処理速度と追跡処
理器の処理速度が異なるからである。
個のラッチ手段１１０４、１１０５から構成されるもの
で、そのうち一方のラッチ手段の入力端子は前記セル平
均処理部の出力と連結し、他方のラッチ手段の入力端子
は前記レンジカウンター１１０３の出力と連結してい
る。ここで各ラッチ手段は先入先出バッファＦＩＦＯか
ら構成されており、このように先入先出バッファから構
成される理由は前記セル平均処理部の処理速度と追跡処
理器の処理速度が異なるからである。
【００４２】このとき各ラッチ手段のラッチエネーブル
信号はセル平均処理部の出力データのうち少なくとも１
以上のビット位置で“１”を現わす場合アクティブにな
るので、２個のラッチ手段１１０４、１１０５はセル平
均処理部の出力データが標的データと見なされる場合
に、セル平均処理部の出力データとその出力データに該
当するレンジゲート値をラッチする。したがって、標的
でないと見なされるデータは削除される。図１０のＰＲ
ＳＰ−ＷＲＩＴＥ−ＣＫは前記セル平均処理部がデータ
を出力するとき用いるクロック信号でレンジカウンター
１１０３はこれをカウントする。
信号はセル平均処理部の出力データのうち少なくとも１
以上のビット位置で“１”を現わす場合アクティブにな
るので、２個のラッチ手段１１０４、１１０５はセル平
均処理部の出力データが標的データと見なされる場合
に、セル平均処理部の出力データとその出力データに該
当するレンジゲート値をラッチする。したがって、標的
でないと見なされるデータは削除される。図１０のＰＲ
ＳＰ−ＷＲＩＴＥ−ＣＫは前記セル平均処理部がデータ
を出力するとき用いるクロック信号でレンジカウンター
１１０３はこれをカウントする。
【００４３】
【発明の効果】前述したように本発明によるレーダシス
テムのビデオ信号処理器はレーダシステムの環境により
可変的にその動作を遂行するようにしたものであり、レ
ーダシステムの探知能力を向上せしめるという効果があ
る。
テムのビデオ信号処理器はレーダシステムの環境により
可変的にその動作を遂行するようにしたものであり、レ
ーダシステムの探知能力を向上せしめるという効果があ
る。
【図１】本発明によるレーダシステムのビデオ信号処理
装置のブロック図である。
装置のブロック図である。
【図２】本発明及び従来の技術が適用され得る一般的な
レーダシステムのブロック図である。
レーダシステムのブロック図である。
【図３】図１に示した第１アナログデジタル変換器及び
第２アナログデジタル変換器の詳しいブロック図を示し
た。
第２アナログデジタル変換器の詳しいブロック図を示し
た。
【図４】図３に示したクロック分周手段の入出力信号の
波形図である。
波形図である。
【図５】図１に示した第１直接平均値算出器又は第２直
接平均値算出器のブロック図である。
接平均値算出器のブロック図である。
【図６】図５に示した各構成要素の入出力信号の波形図
である。
である。
【図７】図５のエネーブル信号発生部の詳しいブロック
図である。
図である。
【図８】図７に示したＰＲＦ−レベル比較器の入出力信
号の波形図である。
号の波形図である。
【図９】図１に示した第１セル平均処理部又は第２セル
平均処理部の詳しいブロック図である。
平均処理部の詳しいブロック図である。
【図１０】図１に示した抽出器の詳しいブロック図であ
る。
る。
【図１１】従来のレーダシステムのビデオ信号処理装置
のブロック図である。
のブロック図である。
【図１２】前記図１１に示したセル平均回路の詳しいブ
ロック図である。
ロック図である。
フロントページの続き (56)参考文献 特開 平３−102279（ＪＰ，Ａ) 特開 平３−197889（ＪＰ，Ａ) 特開 昭64−18083（ＪＰ，Ａ) 特開 平２−16479（ＪＰ，Ａ) 特開 平２−226083（ＪＰ，Ａ) 特開 平３−82976（ＪＰ，Ａ) 特開 平４−54481（ＪＰ，Ａ) 関根松夫著、「レーダ信号処理技 術」、電子情報通信学会、平成３年９月 20日初版発行、Ｐ．96〜Ｐ．157
Claims (14)
- 【請求項１】 レーダ信号のクラッタ除去処理を行って
生成される第１レーダ信号と、レーダ信号のクラッタ除
去処理を行い且つ利得制御を行って生成される第２レー
ダ信号と、を出力するプリプロセッシング部と、前記第
１レーダ信号及び第２レーダ信号のビデオ信号処理を行
い標的データを出力するビデオ信号処理装置と、前記標
的データに基づき所定の処理を行う追跡処理器及び走査
変換器と、を含んでなるレーダシステムの前記ビデオ信
号処理装置において、 前記第１又は第２レーダ信号を受信して所定変換速度で
アナログディジタル変換を行う第１又は第２アナログデ
ィジタル変換手段と、このアナログディジタル変換手段
によりディジタル変換されたレーダ信号のうち所定のパ
ルス反復周波数（ＰＲＦ）信号に含まれるレーダ信号を
前記パルス反復周波数信号の周期別に順次相異なるメモ
リに書き込んだ後、同一のレンジゲートにあたるレーダ
信号を平均して出力する第１又は第２直接平均値算出手
段と、マイクロプロセッサ及びＲＡＭメモリを含んで構
成され、前記レーダシステムの主制御部により選択され
たセル平均遂行プログラムをダウンロードして前記ＲＡ
Ｍメモリに貯蔵した後、前記マイクロプロセッサの制御
により前記セル平均遂行プログラムに基づいて前記第１
及び第２直接平均値算出手段出力についてそれぞれセル
平均演算を行う第１及び第２セル平均処理部と、前記第
２セル平均処理部の出力のうち標的データのみを抽出す
る標的データ抽出手段と、前記各手段並びに第１及び第
２セル平均処理部に共通接続され、前記ＰＲＦ信号等の
制御信号を発生するレーダビデオ処理器制御手段と、前
記レーダビデオ処理器制御手段に連結され前記レーダシ
ステムの主制御部と前記レーダビデオ処理器制御手段と
の間でセル平均遂行プログラム等のデータ送受信機能を
行う通信処理部と、を備えることを特徴とするビデオ信
号処理装置。 - 【請求項２】 第１セル平均処理部の出力を貯蔵した
後、走査変換器の要求によりこれを出力する第１バッフ
ァメモリを更に備える請求項１記載のビデオ信号処理装
置。 - 【請求項３】 抽出手段の出力を貯蔵した後、追跡処理
器の要求によりこれを出力する第２バッファメモリを更
に備える請求項１記載のビデオ信号処理装置。 - 【請求項４】 第１アナログデジタル変換手段は、サン
プリングクロックを２分周する第１サンプリングクロッ
ク分周手段と、２分周されたサンプリングクロックの相
異なるエッジで動作する２個の第１Ａ／Ｄ変換器及び第
２Ａ／Ｄ変換器と、を備え、この第１Ａ／Ｄ変換器及び
第２Ａ／Ｄ変換器の出力端に共通に連結するＧ−バスを
通じてサンプリングクロックごとにその出力信号を伝送
するようになっている請求項１記載のビデオ信号処理装
置。 - 【請求項５】 第２アナログデジタル変換手段は、サン
プリングクロックを２分周する第２サンプリングクロッ
ク分周手段と、２分周されたサンプリングクロックの相
異なるエッジで動作する２個の第３Ａ／Ｄ変換器及び第
４Ａ／Ｄ変換器と、を備え、この第３Ａ／Ｄ変換器及び
第４Ａ／Ｄ変換器の出力端に共通に連結するＨ−バスを
通じてサンプリングクロックごとにその出力信号を伝送
するようになっている請求項１記載のビデオ信号処理装
置。 - 【請求項６】 第１直接平均値算出手段は、前記Ｇ−バ
ス上に共通に連結し、パルス反復周波数（ＰＲＦ）信号
の１周期に含まれるレーダ信号を順次貯蔵でき、貯蔵さ
れた順序によりレーダ信号を出力する所定個数の第１Ｐ
ＲＦビデオ先入先出（ＦＩＦＯ）メモリ手段と、前記Ｐ
ＲＦ信号を入力とし、その各周期ごとにエネーブルにな
る複数の書きこみクロック信号を順次発生して前記第１
ＰＲＦビデオＦＩＦＯメモリ手段に印加する第１エネー
ブル信号発生手段と、所定ビット単位に区分されたアド
レスに対する平均値を貯蔵し、第１ＰＲＦビデオＦＩＦ
Ｏメモリ手段から各レンジゲート別に出力するデータが
アドレスとして印加される第１平均ルックアップテーブ
ル手段と、を備える請求項１記載のビデオ信号処理装
置。 - 【請求項７】 第１直接平均値算出手段は、Ｇ−バス上
に連結されると同時にバッファを通じて第１平均ルック
アップテーブルの出力端に連結され、ＰＲＦ信号の周波
数に基づいて、Ｇ−バスを通じて伝送される第１アナロ
グデジタル変換手段の出力又は第１平均ルックアップテ
ーブル手段の出力を選択的に出力する第１マルチプレク
サを更に備える請求項６記載のビデオ信号処理装置。 - 【請求項８】 第２直接平均値算出手段は、前記Ｈ−バ
ス上に共通に連結し、パルス反復周波数（ＰＲＦ）信号
の１周期に含まれるレーダ信号を順次貯蔵でき、貯蔵さ
れた順序によりレーダ信号を出力する所定個数の第２Ｐ
ＲＦビデオ先入先出（ＦＩＦＯ）メモリ手段と、前記Ｐ
ＲＦ信号を入力とし、その各周期ごとにエネーブルにな
る複数の書きこみクロック信号を順次発生して前記第２
ＰＲＦビデオＦＩＦＯメモリ手段に印加する第２エネー
ブル信号発生手段と、所定ビット単位に区分されたアド
レスに対する平均値を貯蔵し、第２ＰＲＦビデオＦＩＦ
Ｏメモリ手段から各レンジゲート別に出力するデータが
アドレスとして印加される第２平均ルックアップテーブ
ル手段と、を備える請求項１記載のビデオ信号処理装
置。 - 【請求項９】 第２直接平均値算出手段は、Ｈ−バス上
に連結されると同時にバッファを通じて第２平均ルック
アップテーブルの出力端に連結され、ＰＲＦ信号の周波
数に基づいて、Ｈ−バスを通じて伝送される第２アナロ
グデジタル変換手段の出力又は第２平均ルックアップテ
ーブル手段の出力を選択的に出力する第２マルチプレク
サを更に備える請求項８記載のビデオ信号処理装置。 - 【請求項１０】 第１エネーブル信号発生手段は、雑音
が含まれ得るポジティブＰＲＦ信号及びネガティブＰＲ
Ｆ信号を入力して、そのレベルの差値と所定レベルの値
を比較してデジタル形態のＰＲＦ信号を出力するＰＲＦ
レベル比較器と、ＰＲＦレベル比較器の出力を反転する
第１反転手段と、Ｄ−入力端子に印加された信号を第１
反転手段の出力パルスの１周期分遅延する第１Ｄ−フリ
ップフロップと、この第１Ｄ−フリップフロップの出力
を第１反転手段の出力パルスの１周期分遅延する第２Ｄ
−フリップフロップと、第１Ｄ−フリップフロップのネ
ガティブ出力及び第２Ｄ−フリップフロップのネガティ
ブ出力を論理積して、これを第１Ｄ−フリップフロップ
のＤ−入力端子に印加する論理積ゲート手段と、この論
理積ゲート手段の出力を反転する第２反転手段と、を備
えており、第２反転手段の出力、第１Ｄ−フリップフロ
ップのネガティブ出力及び第２Ｄ−フリップフロップの
ネガティブ出力がそれぞれ第１、第２、第３エネーブル
信号として複数のＰＲＦビデオＦＩＦＯメモリ手段の書
きこみエネーブル端子に印加されるようになっている請
求項６記載のビデオ信号処理装置。 - 【請求項１１】 第１エネーブル信号発生手段は、前記
第１、第２、第３エネーブル信号と前記レーダビデオ処
理器制御手段に印加され得る書きこみクロックを論理和
して第１、第２、第３書きこみ信号を発生した後、これ
を複数のＰＲＦビデオＦＩＦＯメモリ手段の書きこみク
ロック端子にそれぞれ印加する第１論理和ゲート手段、
第２論理和ゲート手段及び第３論理和ゲート手段を備え
る請求項１０記載のビデオ信号処理装置。 - 【請求項１２】 第２エネーブル信号発生手段は、雑音
が含まれ得るポジティブＰＲＦ信号及びネガティブＰＲ
Ｆ信号を入力して、そのレベルの差値と所定レベルの値
を比較してデジタル形態のＰＲＦ信号を出力するＰＲＦ
レベル比較器と、ＰＲＦレベル比較器の出力を反転する
第１反転手段と、Ｄ−入力端子に印加された信号を第１
反転手段の出力パルスの１周期分遅延する第１Ｄ−フリ
ップフロップと、この第１Ｄ−フリップフロップの出力
を第１反転手段の出力パルスの１周期分遅延する第２Ｄ
−フリップフロップと、第１Ｄ−フリップフロップのネ
ガティブ出力及び第２Ｄ−フリップフロップのネガティ
ブ出力を論理積して、これを第１Ｄ−フリップフロップ
のＤ−入力端子に印加する論理積ゲート手段と、この論
理積ゲート手段の出力を反転する第２反転手段と、を備
えており、第２反転手段の出力、第１Ｄ−フリップフロ
ップのネガティブ出力及び第２Ｄ−フリップフロップの
ネガティブ出力がそれぞれ第１、第２、第３エネーブル
信号として複数のＰＲＦビデオＦＩＦＯメモリ手段の書
きこみエネーブル端子に印加されるようになっている請
求項８記載のビデオ信号処理装置。 - 【請求項１３】 第２エネーブル信号発生手段は、前記
第１、第２、第３エネーブル信号と前記レーダビデオ処
理器制御手段に印加され得る書きこみクロックを論理和
して第１、第２、第３書きこみ信号を発生した後、これ
を複数のＰＲＦビデオＦＩＦＯメモリ手段の書きこみク
ロック端子にそれぞれ印加する第１論理和ゲート手段、
第２論理和ゲート手段、第３論理和ゲート手段を備える
請求項１２記載のビデオ信号処理装置。 - 【請求項１４】 抽出手段は、第２セル平均処理部の出
力をビット単位で検査し、標的の有無を現す信号を発生
する標的有無判別手段と、この標的有無判別手段の出力
信号により第２セル平均処理部の出力をラッチする第１
ラッチ手段と、第２セル平均処理部が出力するデータの
レンジゲート値を発生するレンジカウント手段と、標的
有無判別手段の出力信号によりレンジカウント手段の出
力をラッチする第２ラッチ手段と、を備える請求項１記
載のビデオ信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013902A JP2667945B2 (ja) | 1993-01-29 | 1993-01-29 | レーダシステムのビデオ信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013902A JP2667945B2 (ja) | 1993-01-29 | 1993-01-29 | レーダシステムのビデオ信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06242221A JPH06242221A (ja) | 1994-09-02 |
| JP2667945B2 true JP2667945B2 (ja) | 1997-10-27 |
Family
ID=11846109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013902A Expired - Lifetime JP2667945B2 (ja) | 1993-01-29 | 1993-01-29 | レーダシステムのビデオ信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667945B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102216774B1 (ko) * | 2014-06-23 | 2021-02-17 | 현대모비스 주식회사 | 차량용 레이더 신호 처리 장치 및 방법 |
| CN110068801B (zh) * | 2019-04-16 | 2023-03-17 | 武汉大学 | 一种基于fpga的短波数字接收机 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418083A (en) * | 1987-07-13 | 1989-01-20 | Mitsubishi Electric Corp | Radar equipment |
| JPH0216479A (ja) * | 1988-07-04 | 1990-01-19 | Mitsubishi Electric Corp | レーダ目標検出回路 |
| JP2576622B2 (ja) * | 1989-02-27 | 1997-01-29 | 日本電気株式会社 | 妨害信号検出装置 |
| JP2862281B2 (ja) * | 1989-08-25 | 1999-03-03 | 株式会社トキメック | 信号処理装置 |
| JP2853202B2 (ja) * | 1989-09-14 | 1999-02-03 | 日本電気株式会社 | レーダ追尾処理装置 |
| JPH03197889A (ja) * | 1989-12-26 | 1991-08-29 | Tokimec Inc | 信号処理方法および装置 |
-
1993
- 1993-01-29 JP JP5013902A patent/JP2667945B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 関根松夫著、「レーダ信号処理技術」、電子情報通信学会、平成３年９月２０日初版発行、Ｐ．９６〜Ｐ．１５７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06242221A (ja) | 1994-09-02 |
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