JP2723267B2 - 非同期入力インターフェース装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばビデオテープレコーダ（以下VTR
と記す）を制御する制御部（マイクロコンピュータ）
と、該VTR内部に設けられた信号処理部あるいは機能切
換え部との間の制御信号のインターフェースとして有効
な非同期入力インターフェース装置に関する。

（従来の技術） 家庭用VTR等の映像信号処理システムにおいては、機
能の多様化などにともないマイクロコンピュータで動作
を制御することが行われている。この場合、動作内容の
変更や機能の切換えは、映像信号に同期して行われるこ
とが望ましく、特に表示画面に影響が出ない帰線消去期
間に行われることが望ましい。

第４図は、マイクロコンピュータと被制御部との間の
インターフェース回路を示している。

制御部11は，被制御機器を制御するための制御データ
CONDと、この制御データCONDに対応するアドレスADDを
出力する。アドレスADDは、デコーダ121に供給され、制
御データCONDは、レジスタ部13に供給される。レジスタ
部13は、制御部11に同期して制御データCONDを取込むた
めに、レジスタ群131とレジスタ群132を有する。レジス
タ群131は、制御部11の受取クロックに同期してデコー
ダ12からのデコード出力を前記レジスタ群132にクロッ
クとして与える。

ここで、制御部11は、被制御機器（例えばVTR）の同
期信号とは無関係な同期関係で制御データCONDを出力
し、また制御データCONDの出力期間に、データをラッチ
すべき位置（レジスタ）を示すアドレスADDを出力す
る。今、第１のアドレスADDが出力され、デコーダ12か
らデコード出力D1が得られたとすると、この出力D1は、
レジスタ群131のレジスタR11において受取クロックのタ
イミングでラッチされ、制御データCONDをラッチするた
めのレジスタR21にクロックとして与えられる。これに
よりレジスタR21には、アドレスAD1に対応する制御デー
タがラッチされたことになる。

次に、レジスタR21に格納された制御データCON1は、
被制御機器の同期信号で動作するレジスタ部14のレジス
タR31に転送される。これにより出力端子OUT1からは、
被制御機器の同期信号に同期して制御データCON1が出力
され、被制御機器が制御される。ここで、制御部11から
のアドレスADDは、被制御機器の制御箇所P1、P2、…Pn
を示すことになり、また制御データCONDは、各個所の制
御内容を示すことになる。被制御機器が、例えばVTRで
あった場合、端子15には例えば垂直同期信号が供給され
る。先ず制御部は、垂直同期信号とは無関係な同期状態
で、１段目のレジスタ群132（R21、R22、…R2n）に制御
データをラッチさせる。次に、この制御データは、垂直
同期信号が到来したときにレジスタ群132からレジスタ
部14に一斉に転送され出力される。

上記のように、制御部11とVTRとが非同期状態である
と、２段階の動作によって制御データを出力する必要が
ある。

しかし、この方式によると、１段目のレジスタ部にお
いて、必要な制御データのすべてを受取っていない状態
で２段目のレジスタ部に転送が行われると、VTRの制御
が意図した制御とは異なる状態に制御されてしまう問題
がある。

これに対して、垂直同期信号を制御部11（マイクロコ
ンピュータ）へ割込み信号として与え、この割込み期間
に確実に制御データを転送してしまう方式も考えられ
る。このようにすると、レジスタは１段で済む。しかし
この方式であると、制御部11をVTRの同期信号期間は、
拘束して支配することであり、この期間の制御部11は他
の処理を行なうことができないので効率低下を招いてし
まう。またプログラムも複雑になる。

（発明が解決しようとする課題） 上記したように従来のインターフェース回路による
と、制御部に割込みを行なって制御データを転送するよ
うにすると、制御部の処理効率の低下を招く問題があ
る。また、制御部とVTRが非同期状態であっても制御デ
ータを転送できる２段構成のレジスタ部を用いると、１
段目のレジスタ部に制御データの全てのデータ転送を終
わらないうちに、垂直同期信号により制御データが２段
目のレジスタ部に出力されてしまい、誤り制御の危険性
が大きい。

そこでこの発明は、制御部と被制御部とが非同期であ
っても、制御データの転送が確実に行われ，また制御デ
ータの転送経過を監視するチェック機能を持つことで信
頼性の高い非同期入力インターフェース装置を提供する
ことを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、映像信号の周期とは無関係に，一定のア
ドレス期間内に順次納められた複数種のアドレスと，各
アドレスに対応した制御データを出力する制御部と、前
記制御部からのアドレスをデコードし，各アドレス内容
に応じた位置にデコード出力を得るデコーダと、前記映
像信号のブランキング期間の同期信号に同期して、前記
デコーダからの各位置のデコード出力の通過を解除する
解除手段と、この解除手段からのデコード出力が供給さ
れ，前記アドレス期間における最初のアドレスのデコー
ド出力を検出するアドレス期間開始検出手段と、このア
ドレス期間開始検出手段が期間開始検出信号を出力して
いるときのみ，前記一定期間における最後のアドレスの
デコード出力があったことを検出することにより，前記
解除手段を制御して前記デコード出力の通過を禁止せし
めるアドレス期間終了検出手段と、前記解除手段からの
各デコード出力が供給され，各デコード出力が供給さ
れ，これをクロックとして各デコード出力に対応した前
記制御データをラッチする第１のラッチ手段と、前記ア
ドレス期間終了検出手段が期間終了検出信号を出力して
いるときのみ，次のブランキング期間の同期信号に同期
して前記第１のラッチ手段の出力データをラッチする第
２のラッチ手段とを備えるものである。

（作用） 上記の手段により、制御部から制御データが出力され
た場合、アドレス内容を媒体として、データの出力期間
の始まりと終りが検出される。これにより、制御データ
出力期間の始めから、自動的に受取が開始され、制御デ
ータ出力期間の終りでデータ受取が停止される。そし
て、この期間はたとえ垂直同期信号が入力しても出力レ
ジスタへの転送は行われず、最終アドレスが検出された
後に行われる。このために制御部と被制御部とが非同期
であっても、制御データの受取ミスが発生することはな
い。

（実施例） 以下、この発明の実施例を図面に参照して説明する。

第１図はこの発明の一実施例である。制御部21からの
アドレスADDは、非制御機器の制御箇所を示すものでデ
コーダ22に供給され、また制御データCONDは、ラッチ回
路24に供給される。デコーダ22は、アドレス内容をデコ
ードして、アドレスに対応した場所にデコード出力を得
る。このデコード出力は、後述する条件のもとにデコー
ド出力を通過させるゲート回路23を介して、ラッチ回路
24にクロック（ラッチパルス）として供給される。ラッ
チ回路24は、デコード出力により駆動されて制御部21か
らの制御データをラッチする。従って、アドレスADDと
制御データCONDとは、対応付けられており、アドレスが
被制御機器の制御箇所、制御データがその制御内容を示
すことになる。ラッチ回路24の内容は、ラッチ回路25を
介して各被制御部に一斉に供給される。この制御データ
の出力タイミングは、例えばVTRのブランキング期間で
ある。

上記ラッチ回路24の制御データが格納されるまでの期
間と、ラッチ回路25から制御データが出力されるタイミ
ングとは非同期である。このように非同期であっても、
データの取込み及び転送ミスが生じないのはさらに以下
の構成が設けられるからである。

即ち、解除回路27は、入力端子26に同期信号（垂直同
期信号）が入力すると、ゲート回路23を制御してデコー
ド出力が通過できるようにする。次に、制御部21は、ア
ドレスを出力する場合、被制御機器の制御箇所を全て指
名するように所定のアドレス期間に順次出力する。アド
レス出力に対応して、指名箇所の制御データも出力され
る。従って、垂直ブランキング期間に、制御部21のアド
レス出力期間が存在すると、デコード出力はゲート回路
23を介してラッチ回路24に供給されることになる。ここ
で、被制御機器の各制御箇所に対応した各アドレスの出
力順番は、予め決められている。アドレス出力期間の最
初のアドレスは、アドレス期間開始検出回路28により検
出される。アドレス期間開始検出回路28がアドレス期間
の開始を検出すると、アドレス期間終了検出回路29もイ
ネーブル状態になる。アドレス期間終了検出回路29は、
ゲート回路23から得られる最終アドレス（アドレス期間
の最後のアドレス）がデコードされたか否かを検出する
回路である。このアドレス期間終了検出回路29が、アド
レス期間の終了を検出すると、その出力によりゲート回
路23はデコード出力の通過が禁止される。さらに、アド
レス期間終了検出回路29が、アドレス期間の終了を検出
すると、ラッチパルス発生回路30がイネーブル状態とな
る。このラッチパルス発生回路30は、先のアドレス期間
開始検出回路28がアドレス期間の開始を検出し、かつア
ドレス期間終了検出回路29がアドレス期間の終了を検出
したときに始めてイネーブル状態になり、端子26から垂
直同期信号が入力するとラッチパルスを発生する。ラッ
チパルスは、ラッチ回路25に供給され、これによりラッ
チ回路24に格納されていた制御データの全てが一斉に出
力され被制御機器の各制御箇所に供給される。

上記の構成により、映像信号の最初の垂直同期信号が
入力すると、ゲート回路23が解除され、ラッチ回路24に
クロック（デコード出力）を入力し、制御データを取込
み可能となるが、ラッチ回路24に格納される制御データ
は、どのような場合でもアドレス期間の開始から終了ま
でに出力される制御データである。解除回路27がゲート
回路23を解除したときに、たまたまアドレス期間の３番
目のアドレスが送出されており最初のアドレスではなか
ったとしても、アドレス期間終了検出回路29は、アドレ
ス期間開始検出が行われていることを条件にしてゲート
回路23の禁止を得るように構成されているから、このと
きの制御データがラッチ回路24からラッチ回路25に転送
されることはなく、必ず、アドレス期間の最初のアドレ
スがアドレス期間開始検出回路28により検出されてから
保持されたデータが利用される。しかも、アドレスが連
続して最初から最後までデコードされた場合にのみ、こ
のときの制御データが利用されることになる。

上記の装置により、制御部21は、被制御機器とは全く
非同期であっても、制御部21から出力される制御データ
は、安定して取込まれることになる。

第２図は、第１図のブロックを更に具体化した回路で
あり、第３図は第２図の回路の各部の信号波形であり、
各信号波形に付した符号と同一符号を第２図に付して該
当する波形が得られる場所を示している。

実際の回路においては、解除回路27,アドレス期間開
始検出回路28,アドレス期間終了検出回路29等は、第２
図に示すようにパルス発生回路31,フリップフロップFF
1,ナンド回路NAND、フリップフロップFF2、ノア回路NOR
などで構成される。パルス発生回路31は、システムクロ
ック（Ｋ）、垂直ブランキングパルス（ｂ）、水平ブラ
ンキング（ａ）を用いて、タイミングパルス（ｃ），
（ｄ），（ｅ），（ｆ）を発生する。タイミングパルス
（ｄ）によりフリップフロップFF1はリセットされ、こ
れにより、アドレス開始検出を待つ状態になる。また、
ゲート回路23を制御するゲート制御信号（ｇ）は、タイ
ミングパルス（ｃ）がノア回路NORに供給されることに
より、ゲート回路23は、デコーダ22からのデコード出力
を通過可能な状態に制御される。ゲート回路23は、アド
レスAD〜AD11の各出力に対応したアンド回路AND1〜AND1
1と、各アンド回路AND1〜AND11の出力をシステムクロッ
クに同期して転送する転送部TR1〜TR11により構成され
ている。

今、アドレスAD1に対応するデコード出力があったと
すると、転送部TR1は、デコード出力をラッチ回路24の
レジスタR1にクロックとして転送するとともに、アドレ
ス期間開始検出信号（１）をフリップフロップFF1に供
給する。これによりフリップフロップFF1は、セットさ
れ、ナンド回路NADは、最終アドレス（アドレス期間の
最後のアドレス）を検出されるための待機状態となる。
アドレスが順次送られて来て（この実施例では11個の制
御項目があるものとして示している）、最後のアドレス
のデコード出力があると、アンド回路AND11から出力が
得られ、転送部TR11はそのデコード出力をラッチ回路24
のレジスタR11のクロックとして供給する。同時に、ア
ドレス期間終了検出信号（ｍ）を得、これをナンド回路
NANDに供給する。この結果フリップフロップFF2がセッ
トされその出力（ｒ）によりゲート制御信号（ｇ）が反
転して、ゲート回路23における信号通過が禁止される。

この状態では、次のタイミングパルス（ｆ）が得られ
ると、信号（ｒ）がハイレベルに成っているために、ラ
ッチパルス発生回路30は、システムクロック（ｋ）によ
り駆動されてラッチパルス（ｓ）を発生することができ
る。よって、アドレス期間にラッチ回路24のレジスタR1
〜R11の格納された全制御データは、一斉にラッチ回路2
5のレジスタR01〜R011に転送されることになる。なお第
３図では、制御データ（ｎ）がラッチ回路24にラッチさ
れた状態（ｏ）と、ラッチ回路25に転送されて出力され
る状態（ｔ）を示している。

上記の実施例では、被制御機器をVTRとして説明した
が、これに限らずビデオ信号を扱う装置であれば、どの
ようなものにでも適用できることはもちろんである。

［発明の効果］ 以上説明したように、この発明によれば、制御部と被
制御部とが非同期であっても、制御データの転送が確実
に行われ，また制御データの転送経過を監視するチェッ
ク機能を持つことで制御データの取込みミスもなく信頼
性の高い動作を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図のブロックをさらに具体的に示す回路図、第３
図は第２図の回路の動作を説明するために示した各部信
号波形図、第４図は従来のインターフェース回路を示す
図である。 21……制御部、22……デコーダ、23……ゲート回路、2
4,25……ラッチ回路、27……解除回路、28……アドレス
期間開始検出回路、29……アドレス期間終了検出回路、
30……ラッチパルス発生回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】映像信号の周期とは無関係に、一定のアド
   レス期間内に順次納められた複数種のアドレスと、各ア
   ドレスに対応した制御データを出力する制御部と、 前記制御部からのアドレスをデコードし、各アドレス内
   容に応じた位置にデコード出力を得るデコーだと、 前記映像信号のブランキング期間の同期信号に同期し
   て、前記デコーだからの各位置のデコード出力の通過を
   解除する解除手段と、 この解除手段からのデコード出力が供給され、前記アド
   レス期間における最初のアドレスのデコード出力を検出
   するアドレス期間開始検出手段と、 このアドレス期間開始検出手段が期間開始検出信号を出
   力しているときのみ、前記一定期間における最後のアド
   レスのデコード出力があったことを検出することによ
   り、前記解除手段を制御して前記デコード出力の通過を
   禁止せしめるアドレス期間終了検出手段と、 前記解除手段からの各デコード出力が供給され、これを
   クロックとして各デコード出力に対応した前記制御デー
   タをラッチする第１のラッチ手段と、 前記アドレス期間終了検出手段が期間終了検出信号を出
   力しているときのみ、次のブランキング期間の同期信号
   に同期して前記第１のラッチ手段の出力データをラッチ
   する第２のラッチ手段とを具備したことを特徴とする非
   同期入力インターフェース装置。