JP2783794B2 - 非同期入力インターフェース方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばビデオテ
ープレコーダ（以下ＶＴＲと記す）を制御する制御部
（マイクロコンピュータ）と、該ＶＴＲ内部に設けられ
た信号処理部あるいは機能切り換え部との間の制御信号
のイターフェース部に用いて有用な非同期入力インター
フェース方法に関する。

【０００２】

【従来の技術】例えば、映像信号処理部の制御をマイク
ロコンピュータの制御信号に基いて行い、画面の状態な
どを変更しようとした場合、垂直同期信号期間に一斉に
制御内容が切り替わることが好ましい。例えば一部の制
御信号が先の画面のときに出力され、残りの制御信号が
次の画面のときに出力されると、画面上で不自然な画像
として現れることがある。これを解決するために、マイ
クロコンピュータ自身を垂直同期信号に強制的に同期さ
せて、垂直同期信号期間に制御信号を出力させることも
考えられるが、これであるとマイクロコンピュータの動
作が制限され不具合が生じる。

【０００３】

【発明が解決しようとする課題】上記のように、マイク
ロコンピュータからの制御信号で映像信号処理部などを
制御しようとした場合、制御信号が一斉に送出されない
と画面上で不自然な制御状態となることがある。またマ
イクロコンピュータを強制的に垂直同期信号に同期させ
るとマイクロコンピュータの負担が大きくなる。

【０００４】そこでこの発明は、マイクロコンピュータ
などのような外部機器から非同期で制御信号を受ける場
合、その制御信号を確実に取込み送出することができる
非同期入力インターフェース方法を提供することを目的
とする。

【０００５】

【課題を解決するための手段】この発明は、上記の目的
を達成するために、予め決められた順序で入力される複
数のアドレス信号をデコードし、各アドレス信号に対応
した各レジスタを特定し、特定した各レジスタに、前記
各アドレス信号に対応するデータをそれぞれ格納する場
合、前記各アドレス信号の順序の最初のアドレス信号を
検出してから、最後のアドレス信号を検出するまでの期
間のみ、前記各レジスタへの前記データの格納を許容
し、他の期間は禁止することにより送出すべきデータを
前記各レジスタに格納し、前記各レジスタに格納された
データを上記各アドレス信号の到来とは非同期の同期信
号期間に取込み出力するようにしたものである。上記の
方法により、送出すべき制御データを安定して取込み、
かつ一斉に出力することができる。

【０００６】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。図１はこの発明の一実施の形態
である。制御部２１からのアドレスＡＤＤは、被制御機
器の個所を示すものでデコーダ２２に供給され、また制
御データＣＯＮＤは、ラッチ回路２４に供給される。デ
コーダ２２は、アドレス内容をデコードして、アドレス
に対応した場所にデコード出力を得る。このデコード出
力は、後述する条件のもとにデコード出力を通過させる
ゲート回路２３を介して、ラッチ回路２４にクロック
（ラッチパルス）として供給される。ラッチ回路２４
は、デコード出力により駆動されて制御部２１からの制
御データをラッチする。従って、アドレスＡＤＤと制御
データＣＯＮＤとは、対応付けられており、アドレスが
被制御機器の制御個所、制御データがその制御内容を示
すことになる。ラッチ回路２４の内容は、ラッチ回路２
５を介して各制御部に一斉に供給される。この制御デー
タの出力タイミングは、例えばＶＴＲのブランキング期
間である。

【０００７】上記ラッチ回路２４の制御データが格納さ
れるまでの期間と、ラッチ回路２５からの制御データが
出力されるタイミングとは非同期である。このように非
同期であってもデータの取込み及び転送ミスが生じない
のはさらに以下の構成が設けられているからである。

【０００８】即ち、解除回路２７は、入力端子２６に同
期信号（垂直同期信号）が入力すると、ゲート回路２３
を制御してデコード出力が通過できるようにする。次に
制御部２１はアドレスを出力する場合、被制御機器の制
御個所を全て指名するように所定のアドレス期間に順次
出力する。アドレス出力に対応して、指名個所の制御デ
ータも出力される。従って、垂直ブランキング期間に、
制御部２１のアドレス出力期間が存在すると、デコード
出力はゲート回路２３を介してラッチ回路２４に供給さ
れることになる。ここで、被制御機器の各制御個所に対
応した各アドレスの出力順番は、予め決められている。
アドレス出力期間の最初のアドレスは、アドレス期間開
始検出回路２８により検出される。アドレス期間開始検
出回路２８がアドレス期間の開始を検出すると、アドレ
ス期間終了検出回路２９は、ゲート回路２３から得られ
る最終アドレス（アドレス期間の最後のアドレス）がデ
コードされたか否かを検出する。

【０００９】このアドレス期間終了検出回路２９がアド
レス期間の終了を検出すると、その出力によりゲート回
路２３はデコード出力の通過が禁止される。さらにアド
レス期間終了検出回路２９がアドレス期間の終了を検出
すると、ラッチパルス発生回路３０がイネーブル状態と
なる。このラッチパルス発生回路３０は、先のアドレス
期間開始検出回路２８がアドレス期間の開始を検出し、
かつアドレス期間終了検出回路２９がアドレス期間の終
了を検出したときに始めてイネーブル状態になり、端子
２６から垂直同期信号が入力するとラッチパルスを発生
する。ラッチパルスは、ラッチ回路２４に供給され、こ
れによりラッチ回路２４に格納されていた制御データの
全てが一斉に出力され、被制御機器の各制御個所に供給
される。

【００１０】上記の構成により映像信号の最初の垂直同
期信号が入力すると、ゲート回路２３が解除され、ラッ
チ回路２４にクロック（デコード出力）を入力し、制御
データを取込み可能となるが、ラッチ回路２４に格納さ
れる制御データは、どのような場合でもアドレス期間の
開始から終了までに出力される制御データである。解除
回路２７がゲート回路２３を解除したときに、たまたま
アドレス期間の３番目のアドレスが送出されており最初
のアドレスではなかったとしても、アドレス期間終了検
出回路２９は、アドレス期間開始検出が行われているこ
とを条件にしてゲート回路２３の禁止を得るように構成
されていることから、このときの制御データがラッチ回
路２４からラッチ回路２５に転送されることはなく、必
ず、アドレス期間の最初のアドレスがアドレス期間開始
検出回路２８により検出されてから保持されたデータが
利用される。しかもアドレスが連続して最初から最後ま
でデコードされた場合のみ、この時の制御データが利用
されることになる。

【００１１】上記の装置により、制御部２１は被制御機
器とは全く非同期であっても制御部２１から出力される
制御データは安定して取込まれることになる。図２は、
図１のブロックをさらに具体化した回路であり、図３及
び図４は図２の回路の各部の信号波形であり、各信号波
形に付した符号と同一符号を図２に付して該当する波形
が得られる場所を示している。図４は図３の続きを示し
ている。

【００１２】実際の回路においては、解除回路２７、ア
ドレス期間開始検出回路２８、アドレス期間終了検出回
路２９などは、図２に示すようにパルス発生回路３１、
フリップフロップＦＦ１、ナンド回路ＮＡＮＤ、フリッ
プフロップＦＦ２、ノア回路ＮＯＲなどで構成される。
パルス発生回路３１は、システムクロック（ｋ）、垂直
部ランキングパルス（ｂ）、水平部ランキング（ａ）を
用いてタイミングパルス（ｃ），（ｄ），（ｅ），
（ｆ）を発生する。タイミングパルス（ｄ）によりフリ
ップフロップＦＦ１は、リセットされ、これによりアド
レス開始検出を待つ状態になる。またゲート回路２３を
制御するゲート制御信号（ｇ）はタイミングパルス
（ｃ）がノア回路ＮＯＲに供給されることにより、ゲー
ト回路２３はデコーダ２２からのデコード出力を通過可
能な状態に制御される。ゲート回路２３はアドレスＡＤ
１〜ＡＤ１１の各出力に対応したアンド回路ＡＮＤ１〜
ＡＮＤ１１と、各アンド回路ＡＮＤ１〜ＡＮＤ１１の出
力をシステムクロックに同期して転送する転送部ＴＲ１
からＴＲ１１により構成されている。

【００１３】今、アドレスＡＤ１に対応するデコード出
力があったとすると、転送部ＴＲ１はデコード出力をラ
ッチ回路２４のレジスタＲ１にクロックとして転送する
と共にアドレス期間開始検出信号（ｌ）をフリップフロ
ップＦＦ１に供給する。これによりフリップフロップＦ
Ｆ１は、セットされナンド回路ＮＡＤは最終アドレス
（アドレス期間の最後のアドレス）を検出するための待
機状態となる。アドレスが順次送られて来て（この実施
の形態では１１個の制御項目があるものとして示してい
る）、最後のアドレスのデコード出力があると、アンド
回路ＡＮＤ１１から出力が得られ、転送部ＴＲ１１はそ
のデコード出力をラッチ回路２４のレジスタＲ１１のク
ロックとして供給する。同時にアドレス期間終了検出信
号（ｍ）を得て、これをナンド回路ＮＡＮＤに供給す
る。この結果フリップフロップＦＦ２がセットされその
出力（ｒ）によりゲート制御信号（ｇ）が反転して、ゲ
ート回路２３における信号通過が禁止される。

【００１４】この状態では次のタイミングパルス（ｆ）
が得られると、信号（ｒ）がハイレベルになっているた
めに、ラッチパルス発生回路３０はシステムクロック
（ｋ）により駆動されてラッチパルス（ｓ）を発生する
ことができる。よってアドレス期間にラッチ回路２４の
レジスタＲ１〜Ｒ１１の格納された全制御データは、一
斉にラッチ回路２５のレジスタＲ０１〜Ｒ０１１に転送
されることになる。なお図３では制御データ（ｎ）がラ
ッチ回路２４にラッチされた状態（０）と、ラッチ回路
２５に転送されて出力される状態（ｔ）を示している。

【００１５】上記の実施の形態では被制御機器をＶＴＲ
として説明したがこれに限らずビデオ信号を扱う装置で
あればどのようなものにでも適用できることはもちろん
である。

【００１６】

【発明の効果】以上説明したようにこの発明によれば、
マイクロコンピュータなどのような外部機器から非同期
で制御信号を受ける場合、その制御信号を確実に取込み
送出することができる非同期入力インターフェース方法
を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施の形態を示す図。

【図２】図１のブロック図を具体的回路で示す図。

【図３】図２の回路の動作を説明するために示した図。

【図４】同じく図２の回路の動作を説明するために示し
た図。

【符号の説明】

２１…制御部、２２…デコーダ、２３…ゲート回路、２
４、２５…ラッチ回路、２７…解除回路、２８…アドレ
ス期間開始検出回路、２９…アドレス期間終了検出回
路、３０…ラッチパルス発生回路。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11B 20/10

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】予め決められた順序で入力される複数のア
   ドレス信号をデコードし、各アドレス信号に対応した各
   レジスタを特定し、特定した各レジスタに、前記各アド
   レス信号に対応するデータをそれぞれ格納する場合、 前記各アドレス信号の順序の最初のアドレス信号を検出
   してから、最後のアドレス信号を検出するまでの期間の
   み、前記各レジスタへの前記データの格納を許容し、他
   の期間は禁止することにより送出すべきデータを前記各
   レジスタに格納し、前記各レジスタに格納されたデータ
   を上記各アドレス信号の到来とは非同期の同期信号期間
   に取込み出力するようにしたことを特徴とする非同期入
   力インターフェース方法。