JP2728591B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2728591B2 JP2728591B2 JP4016924A JP1692492A JP2728591B2 JP 2728591 B2 JP2728591 B2 JP 2728591B2 JP 4016924 A JP4016924 A JP 4016924A JP 1692492 A JP1692492 A JP 1692492A JP 2728591 B2 JP2728591 B2 JP 2728591B2
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Description
【０００１】
【産業上の利用分野】本発明は、ベクトル演算プロセッ
サと、キャッシュメモリ又は高速転送モードを持つ外部
メモリとを有する情報処理装置に係り、特に転送される
べきデータ群の状態に応じて最適な転送モードを自動的
に選択するようにした情報処理装置に関する。
サと、キャッシュメモリ又は高速転送モードを持つ外部
メモリとを有する情報処理装置に係り、特に転送される
べきデータ群の状態に応じて最適な転送モードを自動的
に選択するようにした情報処理装置に関する。
【０００２】
【従来の技術】汎用プロセッサを用いた、高性能情報処
理システムにおいては、システム全体の性能を向上させ
るために、専用のデータ処理回路や専用プロセッサ等の
外部サポート回路が付加されることがある。
理システムにおいては、システム全体の性能を向上させ
るために、専用のデータ処理回路や専用プロセッサ等の
外部サポート回路が付加されることがある。
【０００３】また、このような高性能情報処理システム
においては、データ転送速度がシステムの性能に大きく
関わるため、外部キャッシュメモリや高速転送モードの
ＤＲＡＭで構成された外部メモリを接続し、高速転送モ
ードであるバースト転送モード（以下、バーストモード
と言う）でデータ転送を行うのが一般的である。
においては、データ転送速度がシステムの性能に大きく
関わるため、外部キャッシュメモリや高速転送モードの
ＤＲＡＭで構成された外部メモリを接続し、高速転送モ
ードであるバースト転送モード（以下、バーストモード
と言う）でデータ転送を行うのが一般的である。
【０００４】バーストモードはブロック転送方式の一つ
であり、プロセッサ等に外部キャッシュメモリ、又は高
速転送モードであるニブルモードのＤＲＡＭで構成され
た外部メモリを接続する場合を前提としたデータ転送モ
ードであり、データ量が多くかつ連続している場合に最
もその効果を発揮する転送方式である。
であり、プロセッサ等に外部キャッシュメモリ、又は高
速転送モードであるニブルモードのＤＲＡＭで構成され
た外部メモリを接続する場合を前提としたデータ転送モ
ードであり、データ量が多くかつ連続している場合に最
もその効果を発揮する転送方式である。
【０００５】
【発明が解決しようとする課題】ところが、汎用プロセ
ッサ以外にデータ処理を行うプロセッサとしてベクトル
演算プロセッサを使用した場合、取り扱うベクトルデー
タが必ずしも連続でない場合や、バースト転送を行うの
に適していないデータ配列である場合もあり、そのよう
な場合にバーストモードで転送を行うとバスアクセスの
効率が悪くなり、システムの性能にも影響が生じると言
う問題点があった。
ッサ以外にデータ処理を行うプロセッサとしてベクトル
演算プロセッサを使用した場合、取り扱うベクトルデー
タが必ずしも連続でない場合や、バースト転送を行うの
に適していないデータ配列である場合もあり、そのよう
な場合にバーストモードで転送を行うとバスアクセスの
効率が悪くなり、システムの性能にも影響が生じると言
う問題点があった。
【０００６】本発明の目的は、ベクトル演算プロセッサ
とそれに接続される外部キャッシュメモリ又は高速転送
モードを持つ外部メモリを有する情報処理装置におい
て、データ転送に際して、取り扱うデータの状態に応じ
て常に効率の良いバスアクセスを行わせることにある。
とそれに接続される外部キャッシュメモリ又は高速転送
モードを持つ外部メモリを有する情報処理装置におい
て、データ転送に際して、取り扱うデータの状態に応じ
て常に効率の良いバスアクセスを行わせることにある。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、ベクトル演算プロセッサ（１）と、高
速転送モードを有する外部メモリ（４）又はキャッシュ
メモリ（２）のいずれか一方を備え、前記ベクトル演算
プロセッサ（１）から前記外部メモリ（４）又は前記キ
ャッシュメモリ（２）のいずれか一方にデータを転送す
る情報処理装置において、前記ベクトル演算プロセッサ
（１）は、前記データに基づいて、バーストモード転送
を行うか、又は基本モード転送を行うかのいずれかを判
定する判定手段（７）と、前記判定手段（７）における
判定結果に基づいて、前記データの転送モードを前記バ
ーストモード転送又は前記基本モード転送のうちいずれ
か一方に切り替える制御手段（６）と、を備えると共
に、前記判定手段（７）が、前記データが正方向に連続
しているか否かを判定する連続データ判定回路（８）
と、前記データのアドレスが前記外部メモリ（４）又は
前記キャッシュメモリ（２）内の転送先メモリ領域の所
定のアドレスから始まるか否かを判定するアドレス判定
回路（９）と、前記データの個数が前記転送先メモリ領
域の所定のデータの個数であるか否かを判定するデータ
個数判定回路（１０）と、を備え、前記制御手段（６）
が、前記連続データ判定回路（８）、前記アドレス判定
回路（９）及び前記データ個数判定回路（１０）におけ
る夫々の判定結果に基づいて、前記転送モードを前記バ
ーストモード転送又は前記基本モード転送のうちいずれ
か一方に切り替えるように構成される。
めに、本発明は、ベクトル演算プロセッサ（１）と、高
速転送モードを有する外部メモリ（４）又はキャッシュ
メモリ（２）のいずれか一方を備え、前記ベクトル演算
プロセッサ（１）から前記外部メモリ（４）又は前記キ
ャッシュメモリ（２）のいずれか一方にデータを転送す
る情報処理装置において、前記ベクトル演算プロセッサ
（１）は、前記データに基づいて、バーストモード転送
を行うか、又は基本モード転送を行うかのいずれかを判
定する判定手段（７）と、前記判定手段（７）における
判定結果に基づいて、前記データの転送モードを前記バ
ーストモード転送又は前記基本モード転送のうちいずれ
か一方に切り替える制御手段（６）と、を備えると共
に、前記判定手段（７）が、前記データが正方向に連続
しているか否かを判定する連続データ判定回路（８）
と、前記データのアドレスが前記外部メモリ（４）又は
前記キャッシュメモリ（２）内の転送先メモリ領域の所
定のアドレスから始まるか否かを判定するアドレス判定
回路（９）と、前記データの個数が前記転送先メモリ領
域の所定のデータの個数であるか否かを判定するデータ
個数判定回路（１０）と、を備え、前記制御手段（６）
が、前記連続データ判定回路（８）、前記アドレス判定
回路（９）及び前記データ個数判定回路（１０）におけ
る夫々の判定結果に基づいて、前記転送モードを前記バ
ーストモード転送又は前記基本モード転送のうちいずれ
か一方に切り替えるように構成される。
【０００８】
【０００９】
【作用】本発明によれば、ベクトル演算プロセッサ
（１）内に含まれる判定手段（７）は、転送すべきデー
タに基づいて、バーストモード転送を行うか、又は基本
モード転送を行うかのいずれかを判定する。 そして、制
御回路（６）は、判定手段（７）における判定結果に基
づいて、データの転送モードをバーストモード転送又は
基本モード転送のうちいずれか一方に切り替える。 この
とき、当該判定手段（７）に含まれる連続データ判定回
路（８）は、データが正方向に連続しているか否かを判
定する。 一方、判定手段（７）に含まれるアドレス判定
回路（９）は、データのアドレスが外部メモリ（４）又
はキャッシュメモリ（２）内の転送先メモリ領域の所定
のアドレスから始まるか否かを判定する。 更に、判定手
段（７）に含まれるデータ個数判定回路（１０）は、デ
ータの個数が転送先メモリ領域の所定のデータの個数で
あるか否かを判定する。 そして、制御手段（６）は、連
続データ判定回路（８）、アドレス判定回路（９）及び
データ個数判定回路（１０）における夫々の判定結果に
基づいて、転送モードをバーストモード転送又は基本モ
ード転送のうちいずれか一方に切り替える。 よって、必
ずしもバーストモード転送に適するとは限らないデータ
を扱う可能性のあるベクトル演算プロセッサ（１）から
データを転送する際に、バーストモード転送に適したデ
ータのみを抽出してバーストモード転送すると共に、バ
ーストモード転送に適さないデータについては基本モー
ドにより転送できるので、全体として効率のよいバスア
クセスが可能となる。
（１）内に含まれる判定手段（７）は、転送すべきデー
タに基づいて、バーストモード転送を行うか、又は基本
モード転送を行うかのいずれかを判定する。 そして、制
御回路（６）は、判定手段（７）における判定結果に基
づいて、データの転送モードをバーストモード転送又は
基本モード転送のうちいずれか一方に切り替える。 この
とき、当該判定手段（７）に含まれる連続データ判定回
路（８）は、データが正方向に連続しているか否かを判
定する。 一方、判定手段（７）に含まれるアドレス判定
回路（９）は、データのアドレスが外部メモリ（４）又
はキャッシュメモリ（２）内の転送先メモリ領域の所定
のアドレスから始まるか否かを判定する。 更に、判定手
段（７）に含まれるデータ個数判定回路（１０）は、デ
ータの個数が転送先メモリ領域の所定のデータの個数で
あるか否かを判定する。 そして、制御手段（６）は、連
続データ判定回路（８）、アドレス判定回路（９）及び
データ個数判定回路（１０）における夫々の判定結果に
基づいて、転送モードをバーストモード転送又は基本モ
ード転送のうちいずれか一方に切り替える。 よって、必
ずしもバーストモード転送に適するとは限らないデータ
を扱う可能性のあるベクトル演算プロセッサ（１）から
データを転送する際に、バーストモード転送に適したデ
ータのみを抽出してバーストモード転送すると共に、バ
ーストモード転送に適さないデータについては基本モー
ドにより転送できるので、全体として効率のよいバスア
クセスが可能となる。
【００１０】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１（ａ）（ｂ）に本発明の一実施例であ
るデータ処理装置の全体構成を示す。
て説明する。図１（ａ）（ｂ）に本発明の一実施例であ
るデータ処理装置の全体構成を示す。
【００１１】これらの図において、１は後述するバース
ト条件判定回路を内蔵するベクトル演算プロセッサ、２
は外部キャッシュメモリ、３は外部メモリ（主記憶装
置）、４は高速データ転送モードのニブルモードを持つ
ＤＲＡＭで構成された外部メモリ（主記憶装置）であ
る。
ト条件判定回路を内蔵するベクトル演算プロセッサ、２
は外部キャッシュメモリ、３は外部メモリ（主記憶装
置）、４は高速データ転送モードのニブルモードを持つ
ＤＲＡＭで構成された外部メモリ（主記憶装置）であ
る。
【００１２】本発明は、図１（ａ）に示されるように、
ベクトル演算プロセッサ１に対して外部キャッシュメモ
リ２を介して外部メモリ３を接続した構成を有する情報
処理装置、或いは図１（ｂ）に示されるように、ベクト
ル演算プロセッサ１に対して高速モードＤＲＡＭ４を接
続した構成を有する情報処理装置に適用されるものであ
る。
ベクトル演算プロセッサ１に対して外部キャッシュメモ
リ２を介して外部メモリ３を接続した構成を有する情報
処理装置、或いは図１（ｂ）に示されるように、ベクト
ル演算プロセッサ１に対して高速モードＤＲＡＭ４を接
続した構成を有する情報処理装置に適用されるものであ
る。
【００１３】図２にベクトル演算プロセッサ１の内部構
成の詳細を示す。図２において、５はベクトル演算プロ
セッサの演算部であり、乗算器、加算器等で構成されて
いる。６は制御部であり、演算部５及びプロセッサ全体
を統括制御するものである。７は本発明の要部であるバ
ースト条件判定回路であり、データ転送に先立ち制御部
６から送られてくる転送データに関する種々の情報によ
り、バーストモードによるデータの転送が最適かどうか
の条件判定を行うものである。
成の詳細を示す。図２において、５はベクトル演算プロ
セッサの演算部であり、乗算器、加算器等で構成されて
いる。６は制御部であり、演算部５及びプロセッサ全体
を統括制御するものである。７は本発明の要部であるバ
ースト条件判定回路であり、データ転送に先立ち制御部
６から送られてくる転送データに関する種々の情報によ
り、バーストモードによるデータの転送が最適かどうか
の条件判定を行うものである。
【００１４】図３にバースト条件判定回路７の内部構成
の詳細を示す。図３に示されるように、バースト条件判
定回路７内には、制御部６からの転送データに関する情
報に基づいてそれぞれ所定の判定動作を行う３個の判定
回路、すなわち連続データ判定回路８、アドレス判定回
路９、データの個数判定回路１０及びそれら判定回路
８、９、１０の全てにおいて条件が成立したことを判定
する論理積回路１１が内蔵されている。
の詳細を示す。図３に示されるように、バースト条件判
定回路７内には、制御部６からの転送データに関する情
報に基づいてそれぞれ所定の判定動作を行う３個の判定
回路、すなわち連続データ判定回路８、アドレス判定回
路９、データの個数判定回路１０及びそれら判定回路
８、９、１０の全てにおいて条件が成立したことを判定
する論理積回路１１が内蔵されている。
【００１５】バーストモードでのデータ転送が最適であ
る条件としては、次の３つの条件があり、上記の連続デ
ータ判定回路８、アドレス判定回路９及びデータ個数判
定回路１０は、それぞれこれら３つの判定条件の成立を
確認するものである。
る条件としては、次の３つの条件があり、上記の連続デ
ータ判定回路８、アドレス判定回路９及びデータ個数判
定回路１０は、それぞれこれら３つの判定条件の成立を
確認するものである。
【００１６】（１）連続データ判定 これはメモリ上に連続に配置されたデータをロードする
場合とメモリ上にデータを連続にストアする場合であ
り、この時データのアドレス増分（１つ前のアドレスか
らの距離）は正方向に増加せねばならないとするもので
ある。そして、前述した連続データ判定回路８は、デー
タが連続でかつそのアドレスの増分が正方向であること
を判定するものである。
場合とメモリ上にデータを連続にストアする場合であ
り、この時データのアドレス増分（１つ前のアドレスか
らの距離）は正方向に増加せねばならないとするもので
ある。そして、前述した連続データ判定回路８は、デー
タが連続でかつそのアドレスの増分が正方向であること
を判定するものである。
【００１７】（２）アドレス判定 これは連続データ配列のアドレスが外部キャッシュメモ
リの１ラインの先頭から始まらねばならないとするもの
である。そして、前述のアドレス判定回路９は、先頭ア
ドレスから始まることを判定するものである。
リの１ラインの先頭から始まらねばならないとするもの
である。そして、前述のアドレス判定回路９は、先頭ア
ドレスから始まることを判定するものである。
【００１８】（３）データの個数判定 これは連続してロード又はストアするデータの個数がキ
ャッシュメモリの少なくとも１ライン分存在せねばらな
いとするものである。キャッシュメモリのアクセス単位
である１ラインのサイズはデータ幅×４の大きさであ
り、前述のデータ個数判定回路１０は、このサイズ分の
個数（データのサイズにより異なる）のデータが存在す
ることを判定するものである。
ャッシュメモリの少なくとも１ライン分存在せねばらな
いとするものである。キャッシュメモリのアクセス単位
である１ラインのサイズはデータ幅×４の大きさであ
り、前述のデータ個数判定回路１０は、このサイズ分の
個数（データのサイズにより異なる）のデータが存在す
ることを判定するものである。
【００１９】このように、バーストモードによるデータ
転送のためには、以上３つの条件がすべて成立すること
が必要であり、この発明では、連続データ判定回路８、
アドレス判定回路９及びデータ個数判定回路１０によっ
てこれらの条件成立を判定し、条件成立の場合にはバー
ストモードによるデータ転送を実行する一方、条件不成
立の場合には基本モードによるデータ転送を実行するも
のである。
転送のためには、以上３つの条件がすべて成立すること
が必要であり、この発明では、連続データ判定回路８、
アドレス判定回路９及びデータ個数判定回路１０によっ
てこれらの条件成立を判定し、条件成立の場合にはバー
ストモードによるデータ転送を実行する一方、条件不成
立の場合には基本モードによるデータ転送を実行するも
のである。
【００２０】すなわち、図４に示されるように、３つの
条件（ステップ１００〜１０２）を満し、条件が成立し
た場合には、外部端子のブロックアクセス要求信号ＢＬ
＃をアサートし（ステップ１０３）、バーストモードに
よる転送が可能なことを外部に通知する。その結果、バ
ーストアクセス応答信号ＢＵＲＳＴ＃が返信され、その
信号が検出（ステップ１０４）されたとき、バーストモ
ードによるデータ転送が行われる（ステップ１０５）。
しかし、条件不成立の場合（ステップ１００〜１０２の
いずれか１つでもＮＯの場合）、あるいはバーストアク
セス応答信号ＢＵＲＳＴ＃が検出されない場合（ステッ
プ１０４、ＮＯ）には基本モードによるデータ転送が行
われる（ステップ１０６）。
条件（ステップ１００〜１０２）を満し、条件が成立し
た場合には、外部端子のブロックアクセス要求信号ＢＬ
＃をアサートし（ステップ１０３）、バーストモードに
よる転送が可能なことを外部に通知する。その結果、バ
ーストアクセス応答信号ＢＵＲＳＴ＃が返信され、その
信号が検出（ステップ１０４）されたとき、バーストモ
ードによるデータ転送が行われる（ステップ１０５）。
しかし、条件不成立の場合（ステップ１００〜１０２の
いずれか１つでもＮＯの場合）、あるいはバーストアク
セス応答信号ＢＵＲＳＴ＃が検出されない場合（ステッ
プ１０４、ＮＯ）には基本モードによるデータ転送が行
われる（ステップ１０６）。
【００２１】従って、この発明によれば、汎用プロセッ
サ以外にデータ処理を行うプロセッサとしてベクトル演
算プロセッサを使用した場合であっても、取り扱うベク
トルデータが必ずしも連続でない場合や、バースト転送
を行うのに適していないデータ配列である場合には、バ
ーストモードではなくて基本モードにてデータ転送が行
われる結果、バスアクセスの効率低下によるシステムの
性能への悪影響を回避し、常に最適なデータ転送が行わ
れることとなる。
サ以外にデータ処理を行うプロセッサとしてベクトル演
算プロセッサを使用した場合であっても、取り扱うベク
トルデータが必ずしも連続でない場合や、バースト転送
を行うのに適していないデータ配列である場合には、バ
ーストモードではなくて基本モードにてデータ転送が行
われる結果、バスアクセスの効率低下によるシステムの
性能への悪影響を回避し、常に最適なデータ転送が行わ
れることとなる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
必ずしもバーストモード転送に適するとは限らないデー
タを扱う可能性のあるベクトル演算プロセッサ（１）か
らデータを転送する際に、バーストモード転送に適した
データのみを抽出してバーストモード転送すると共に、
バーストモード転送に適さないデータについては基本モ
ードにより転送できるので、全体として効率のよいバス
アクセスが可能となる。
必ずしもバーストモード転送に適するとは限らないデー
タを扱う可能性のあるベクトル演算プロセッサ（１）か
らデータを転送する際に、バーストモード転送に適した
データのみを抽出してバーストモード転送すると共に、
バーストモード転送に適さないデータについては基本モ
ードにより転送できるので、全体として効率のよいバス
アクセスが可能となる。
【図１】本発明にかかる情報処理装置のシステム構成を
示す概略ブロック図である。
示す概略ブロック図である。
【図２】本発明にかかるベクトル演算プロセッサの内部
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図３】本発明の要部であるバースト条件判定回路の内
部構成を示す概略ブロック図である。
部構成を示す概略ブロック図である。
【図４】本発明に係るデータ転送モードの判定フローチ
ャートである。
ャートである。
１…ベクトル演算プロセッサ ２…外部キャッシュメモリ ３…外部メモリ ４…高速モードＤＲＡＭ ５…演算部 ６…制御部 ７…バースト条件判定回路 ８…連続データ判定回路 ９…アドレス判定回路 １０…データの個数判定回路 １１…論理積回路
Claims (1)
- 【請求項１】 ベクトル演算プロセッサ（１）と、高速
転送モードを有する外部メモリ（４）又はキャッシュメ
モリ（２）のいずれか一方を備え、前記ベクトル演算プ
ロセッサ（１）から前記外部メモリ（４）又は前記キャ
ッシュメモリ（２）のいずれか一方にデータを転送する
情報処理装置において、前記ベクトル演算プロセッサ（１）は、 前記データに基づいて、バーストモード転送を行うか、
又は基本モード転送を行うかのいずれかを判定する判定
手段（７）と、 前記判定手段（７）における判定結果に基づいて、前記
データの転送モードを前記バーストモード転送又は前記
基本モード転送のうちいずれか一方に切り替える制御手
段（６）と、を備えると共に、 前記判定手段（７）が、 前記データが正方向に連続しているか否かを判定する連
続データ判定回路（８）と、 前記データのアドレスが前記外部メモリ（４）又は前記
キャッシュメモリ（２）内の転送先メモリ領域の所定の
アドレスから始まるか否かを判定するアドレス判定回路
（９）と、 前記データの個数が前記転送先メモリ領域の所定のデー
タの個数であるか否かを判定するデータ個数判定回路
（１０）と、を備え、 前記制御手段（６）が、前記連続データ判定回路
（８）、前記アドレス判定回路（９）及び前記データ個
数判定回路（１０）における夫々の判定結果に基づい
て、前記転送モードを前記バーストモード転送又は前記
基本モード転送のうちいずれか一方に切り替える ことを
特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016924A JP2728591B2 (ja) | 1992-01-31 | 1992-01-31 | 情報処理装置 |
| US08/705,562 US5809552A (en) | 1992-01-29 | 1996-08-29 | Data processing system, memory access device and method including selecting the number of pipeline stages based on pipeline conditions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016924A JP2728591B2 (ja) | 1992-01-31 | 1992-01-31 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210621A JPH05210621A (ja) | 1993-08-20 |
| JP2728591B2 true JP2728591B2 (ja) | 1998-03-18 |
Family
ID=11929678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4016924A Expired - Fee Related JP2728591B2 (ja) | 1992-01-29 | 1992-01-31 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728591B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009037798A1 (ja) * | 2007-09-21 | 2009-03-26 | Mitsubishi Electric Corporation | データ転送装置及びデータ転送方法 |
| JP5477267B2 (ja) * | 2010-12-01 | 2014-04-23 | 日本電気株式会社 | 情報処理装置及び情報処理方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61221965A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | ベクトル・デ−タ処理装置 |
| US4816997A (en) * | 1987-09-21 | 1989-03-28 | Motorola, Inc. | Bus master having selective burst deferral |
| JPH02155056A (ja) * | 1988-12-07 | 1990-06-14 | Nec Corp | キャッシュメモリコントローラ |
| JPH03225454A (ja) * | 1990-01-30 | 1991-10-04 | Nec Corp | キャッシュメモリ制御用集積回路 |
-
1992
- 1992-01-31 JP JP4016924A patent/JP2728591B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05210621A (ja) | 1993-08-20 |
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