JP5477267B2 - 情報処理装置及び情報処理方法 - Google Patents

Description

本発明は、情報処理装置及び情報処理方法に関する。

情報処理装置の一種に、キャッシュメモリを有するプロセッサと、１以上のメモリバンクで構成された主記憶と、プロセッサと主記憶とを接続するネットワークと、を備え、メモリアクセス命令として、ベクトルロード命令やベクトルギャザー命令などのベクトル命令を命令セットに含むものがある。

ベクトルロード命令は、命令コードと、書き込みベクトルレジスタと、開始アドレスと、ディスタンス（要素間距離）と、を備えて構成され、キャッシュメモリ又は主記憶に記憶された要素データのうち、要素間距離で指定したアドレス間隔で記憶された複数の要素データを、１命令でロードできるようになっている。

ベクトルギャザー命令は、命令コードと、書き込みベクトルレジスタと、各要素のアドレスと、を備えて構成され、キャッシュメモリ又は主記憶に記憶された要素データのうち、各要素のアドレスに記憶された複数の要素データを、１命令でロードできるようになっている。

プロセッサの命令発行制御部がベクトル命令をデコードすると、アクセス対象となる要素データごとに１つのメモリアクセスリクエストを生成し、発行する。その際、複数のポートから同時に発行することでバンド幅を稼ぐ方法が知られているが、同一メモリバンクへと向かう複数のメモリアクセスリクエストが競合して、性能が低下する可能性がある。こういった同一メモリバンクへ向かうメモリアクセスリクエストの競合を回避するために、同一バンクへ向かうメモリアクセスリクエストを圧縮して発行する方法がとられている（例えば特許文献１参照）。

また、通常、キャッシュメモリを備えた情報処理装置では、キャッシュライン単位でメモリバンクごとにメモリインターリーブされており、一般的に、キャッシュライン単位でロードを行うメモリアクセスリクエストを発行する。なぜなら、局所性の原理のために、必要なデータの近傍のデータをまとめてロードしキャッシュメモリに記憶することで、次の命令を処理する際のキャッシュヒットを期待するからである。

この仕組みはキャッシュヒット率を向上させるメリットが得られる一方で、キャッシュメモリに記憶しない命令を発行する際には、不要なデータまで読み出すデメリットを抱えている。この問題を解決するために、キャッシュメモリが無効なときには、ワード単位のキャッシュバイパスリクエストを発行する方法がとられている（例えば特許文献２参照）。

特開２０１０−２１８３５０号公報 特開２００１−１５４９１４号公報

上述した特許文献１に例示されるように、キャッシュライン中の複数の要素データをアクセスする命令の実行性能を向上する方法として、同一メモリバンクをアクセスするメモリアクセスリクエストを圧縮して、キャッシュライン単位のメモリアクセスリクエストを発行する方法がある。

しかしながら、この方法では、キャッシュメモリが無効な状態でキャッシュライン中の有効要素数が少ないときには、多くの不要なデータを読み出してしまい、ロード実行性能を圧迫する。

一方で、上述した特許文献２に例示されるように、キャッシュメモリが無効なときの不要なデータの読み出しを避けるために、ワード単位のキャッシュバイパスリクエストを発行する方法がある。

しかしながら、この方法では同一メモリバンクへのアクセスが競合し、効率的ではない。

そこで本発明の目的は、これらの問題を解決し、キャッシュメモリが無効な状態でキャッシュライン中の複数の要素データをアクセスするロード命令に関して、その実行性能を向上できる情報処理装置及び情報処理方法を提供することである。

本発明の第一の態様に係る情報処理装置は、キャッシュメモリを有するプロセッサと、１以上のメモリバンクで構成された主記憶と、前記プロセッサと前記主記憶とを接続するネットワークとを備え、前記主記憶に記憶された要素データのうち、命令で指定された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含み、前記プロセッサは、前記メモリアクセス命令に従って前記主記憶にアクセスする場合に、前記メモリアクセス命令ごとに指定されたキャッシュラインの有効／無効と、当該キャッシュライン中における要素データの有効な数又は位置の少なくとも１つと、に基づいてアクセス対象バンクへの最適なアクセス単位を判定し、当該判定したアクセス単位でメモリアクセスリクエストを生成し、発行するメモリアクセスリクエスト生成発行手段を備えることを特徴とするものである。

これにより、最適なメモリアクセス単位を判定し、メモリアクセス単位を切り替えてメモリアクセスリクエストを生成・発行することで、キャッシュメモリが無効な状態でキャッシュライン中の複数の要素データをアクセスするロード命令に関して、その実行性能を向上できる。

本発明の第二の態様に係る情報処理方法は、情報処理装置における情報処理方法であって、前記情報処理装置は、キャッシュメモリを有するプロセッサと、１以上のメモリバンクで構成された主記憶と、前記プロセッサと前記主記憶とを接続するネットワークとを備え、前記主記憶に記憶された要素データのうち、命令で指定された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含み、前記プロセッサは、前記メモリアクセス命令に従って前記主記憶にアクセスする場合に、前記メモリアクセス命令ごとに指定されたキャッシュラインの有効／無効を判定するステップと、前記キャッシュライン中における要素データの有効な数又は位置の少なくとも１つと、に基づいてアクセス対象バンクへの最適なアクセス単位を判定するステップと、前記判定したアクセス単位でメモリアクセスリクエストを生成し、発行するステップと、を有することを特徴とするものである。

これにより、最適なメモリアクセス単位を判定し、メモリアクセス単位を切り替えてメモリアクセスリクエストを生成・発行することで、キャッシュメモリが無効な状態でキャッシュライン中の複数の要素データをアクセスするロード命令に関して、その実行性能を向上できる。

本発明によれば、キャッシュメモリが無効な状態でキャッシュライン中の複数の要素データをアクセスするロード命令に関して、その実行性能を向上できる情報処理装置及び情報処理方法を提供することができる。

実施の形態１に係る情報処理装置の構成図である。 実施の形態１に係る命令発行制御部の動作を示すフローチャートである。 実施の形態１に係るメモリアクセス単位判定部の動作を示すフローチャートである。 実施の形態１に係るメモリアクセス単位の判定方法の具体例を示す図である。 実施の形態１に係るメモリアクセス単位判定部の動作を示すフローチャートである。 実施の形態１に係るメモリアクセス単位の判定方法の具体例を示す図である。 本発明の原理を説明するための図である。

本発明の実施の形態について説明するのに先立ち、図７を参照して本発明の原理について説明する。

図に示すように、情報処理装置４００は、キャッシュメモリを有するプロセッサ４１０と、１以上のメモリバンクで構成された主記憶４２０と、プロセッサ４１０と主記憶４２０とを接続するネットワーク４３０とを備える。また、情報処理装置４００は、主記憶４２０に記憶された要素データのうち、命令で指定された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含む。

プロセッサ４１０は、メモリアクセス命令に従って主記憶４２０にアクセスする場合に、メモリアクセス命令ごとに指定されたキャッシュラインの有効／無効と、そのキャッシュライン中における要素データの有効な数又は位置の少なくとも１つと、に基づいてアクセス対象バンクへの最適なアクセス単位を判定し、その判定したアクセス単位でメモリアクセスリクエストを生成し、発行するメモリアクセスリクエスト生成発行手段４４０を備えることを特徴とする。

これにより、最適なメモリアクセス単位を判定し、メモリアクセス単位を切り替えてメモリアクセスリクエストを生成・発行することで、キャッシュメモリが無効な状態でキャッシュライン中の複数の要素データをアクセスするロード命令に関して、その実行性能を向上できる。

実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本実施の形態に係る情報処理装置の構成を示す図である。
図に示す様に、情報処理装置１は、プロセッサ１００と、ネットワーク２００と、主記憶３００と、を備えて構成されている。

本実施の形態に係る情報処理装置１は、メモリアクセス命令を含む命令セットを有している。メモリアクセス命令は、複数の要素データを１命令でアクセスできるものであり、例えば、ベクトルロード命令やベクトルギャザー命令などである。また、情報処理装置１は、キャッシュメモリの有効／無効を、ソフトウェアを用いて指示する仕組みを備えている。

プロセッサ１００は、演算部１１０と、命令発行制御部１２０と、複数のリクエストポート１３０と、複数のリプライポート１４０と、キャッシュメモリ（不図示）と、を備えている。本実施の形態では、キャッシュメモリのラインサイズは６４Byteとする。

演算部１１０は、レジスタ１１１に格納されたデータを用いて演算を行う。

命令発行制御部１２０は、プログラム（不図示）の命令を実行順にデコードして、実行に必要な信号を発行する仕組みを備えている。また、命令発行制御部１２０は、圧縮可否判定部１２１と、メモリアクセスリクエスト生成発行部１２２と、を備えている。

圧縮可否判定部１２１は、デコードされた命令がベクトルロード命令などのメモリアクセス命令であった場合に、メモリバンク３２０のメモリインターリーブ幅内の複数の要素データをアクセスするか否か、を判定する手段である。

メモリアクセスリクエスト生成発行部１２２は、メモリバンク３２０の幅単位でメモリアクセスリクエストを生成し、リクエストポート１３０へと発行する部分である。メモリアクセスリクエスト生成発行部１２２は、アドレス計算部１２３と、ゾーン情報生成部１２４と、メモリアクセス単位判定部１２５と、リクエストパケット生成部１２６と、を備えている。

アドレス計算部１２３は、デコードされた命令に基づき、アクセス対象となるメモリバンク３２０について、そのバンクの先頭アドレスを算出する部分である。

ゾーン情報生成部１２４は、デコードされた命令に基づき、ゾーン情報を生成する部分である。ゾーン情報は、バンク内のアクセス対象とする要素データを指定する情報であり、メモリインターリーブ幅内に含まれる要素データに１対１に対応している。

メモリアクセス単位判定部１２５は、キャッシュの有効／無効指示と、ゾーン情報生成部１２３にて生成したゾーン情報と、に基づいて、各メモリアクセスリクエストの最適なメモリアクセス単位を判定する部分である。メモリアクセス単位判定部１２５は、各メモリアクセスリクエストがアクセスするメモリバンク３２０中の要素データについて、その要素データの有効な数または位置を、ゾーン情報を参照して調べ、その結果に応じて、最適なメモリアクセス単位を判定する。

リクエストパケット生成部１２６は、命令種別とメモリアクセス単位判定部１２５の判定結果に基づいて、各メモリバンク３２０をアクセスするリクエストコマンドを生成する機能を有する。また、リクエストパケット生成部１２６は、生成したコマンドに加えて、リクエスト識別に必要な情報と、ゾーン情報生成部１２４にて生成したゾーン情報と、アドレス計算部１２３にて算出した先頭アドレスと、を合わせて、各メモリアクセスリクエストに対応したリクエストパケットを生成する部分である。

リプライポート１４０は、ネットワーク２００を通して主記憶３００から転送されたリプライデータを受け取り、レジスタ１１１へと転送する部分である。

ネットワーク２００は、プロセッサ１００と主記憶３００との間を接続するクロスバスイッチなどを用いて構成されている。ネットワーク２００は、プロセッサ１００から発行されたメモリアクセスリクエストを、そのリクエストパケット内のアドレスを参照して、該当するメモリバンク３２０に対応するメモリポート３１０へと転送する機能や、主記憶３００から読み出したデータをリプライポート１４０へと転送する機能を備えている。

主記憶３００は、バンク０からバンクＮまでの複数のメモリバンク３２０と、各メモリバンク３２０に対応するメモリポート３１０と、を備えて構成されている。本実施の形態では、メモリアクセスの最小単位である要素データのサイズは８Byte、各メモリバンク３２０に対応するメモリインターリーブ幅はキャッシュラインと同じ６４Byteである。また、メモリインターリーブを行うために、複数のメモリバンク３２０に対して、連続したアドレスを交互に割り当てている（例えば、アドレス０〜６３をバンク０に割り当て、アドレス６４〜１２７をバンク１に割り当てる。）。主記憶３００は、受け取ったリクエストパケットを参照して、メモリバンク３２０からデータを読み出し、ネットワーク２００を通して、リプライポート１４０にデータを送信する機能を有する。

次に、図２乃至図６を参照して、本実施の形態に係る情報処理装置の動作を説明する。
図２は、プロセッサ１００の命令発行制御部１２０の動作を示すフローチャートである。命令発行制御部１２０は、図２に示す処理を命令ごとに実行する。

まず、命令発行制御部１２０は、命令のデコードを行う（Ｓ１０１）。デコードした命令がメモリアクセス命令以外の命令である場合（Ｓ１０２でNO）、命令発行制御部１２０は、メモリアクセス命令以外のその命令に対して、通常と同様の処理を行う（Ｓ１０３）。

デコードした命令がメモリアクセス命令である場合（Ｓ１０２でＹＥＳ）、圧縮可否判定部１２１は判定を行う（Ｓ１０４）。そして、ゾーン情報生成部１２４は、各メモリバンク３２０内のゾーン情報を生成する（Ｓ１０５）。

メモリアクセス単位判定部１２５は、キャッシュメモリの有効／無効指示と、ゾーン情報生成部１２４が生成したゾーン情報と、に基づいて、各メモリバンク３２０への最適なメモリアクセス単位を判定する（Ｓ１０６）。

ここで、メモリアクセス単位を判定する方法についてより詳細に説明する。メモリアクセス単位を判定する方法としては、有効要素の数に基づいてメモリアクセス単位を判定する方法と、有効要素の位置に基づいてメモリアクセス単位を判定する方法の、いずれか１つを少なくとも採用することができる。

まず、図３及び図４を参照して、有効要素数に基づいてメモリアクセス単位を判定する方法を説明する。
図３に示すように、メモリアクセス単位判定部１２５は、まず、キャッシュメモリの有効／無効の指示を受け、キャッシュメモリが有効であり、キャッシュメモリに格納する場合には（Ｓ２０１でＹＥＳ）、ラインサイズである６４Byteをメモリアクセス単位と判定する（Ｓ２０２）。

キャッシュメモリに格納されない場合には（Ｓ２０１でＮＯ）、メモリアクセス単位判定部１２５は、ゾーン情報に基づいてキャッシュライン中の有効要素の数を調べる。そして、メモリアクセス単位判定部１２５は、調べた有効要素数が閾値THより大きいか否かを判定する（Ｓ２０３）。閾値THは、ワードサイズ単位で主記憶３００から読み出すよりも、ラインサイズ単位で主記憶３００から読み出すほうが高効率となる要素数の閾値であり、所定の値が設定される。

有効要素数がTHよりも大きな場合（Ｓ２０３でＹＥＳ）、メモリアクセス単位判定部１２５は、ラインサイズである６４Byteを、メモリアクセス単位と判定する（Ｓ２０４）。有効要素数がTHよりも小さい場合（Ｓ２０３でＮＯ）、メモリアクセス単位判定部１２５は、ワードサイズである８Byteをメモリアクセス単位と判定する（Ｓ２０５）。

図４に、有効要素数に基づくメモリアクセス単位の判定方法についての具体例を示す。
図４では、閾値TH=3となる主記憶３００を備えた情報処理装置１が、キャッシュメモリが無効なベクトルギャザー命令を実行する際に、有効要素の数に基づいて最適なメモリアクセス単位を判定し、各メモリポート３２０へとリクエストを発行するようすを示している。

次に、図５及び図６を参照して、有効要素位置に基づいてメモリアクセス単位を判定する方法を説明する。
図５に示すように、メモリアクセス単位判定部１２５は、まず、キャッシュメモリの有効／無効の指示を受け、キャッシュメモリが有効であり、キャッシュメモリに格納する場合には（Ｓ３０１でＹＥＳ）、ラインサイズである６４Byteをメモリアクセス単位と判定する（Ｓ３０２）。

キャッシュメモリに格納されない場合には（Ｓ３０１でＮＯ）、メモリアクセス単位判定部１２５は、ゾーン情報に基づいてキャッシュライン中の有効要素の位置を調べる。そして、メモリアクセス単位判定部１２５は、調べた有効要素の位置がゾーン情報の前半に収まっているか否かを判定する（Ｓ３０３）。

有効要素がゾーン情報の前半に収まっている場合（Ｓ３０３でＹＥＳ）、メモリアクセス単位判定部１２５は、メモリインターリーブ幅の前半をアクセスする３２Byteを、メモリアクセス単位と判定する（Ｓ３０４）。

有効要素の位置がゾーン情報の前半に収まっていない場合には（Ｓ３０３でＮＯ）、メモリアクセス単位判定部１２５は、有効要素の位置がゾーン情報の後半に収まっているか否かを調べる（Ｓ３０５）。

有効要素がゾーン情報の後半に収まっている場合（Ｓ３０５でＹＥＳ）、メモリアクセス単位判定部１２５は、メモリインターリーブ幅の後半をアクセスする３２Byteを、メモリアクセス単位と判定する（Ｓ３０６）。有効要素がゾーン情報の後半にも収まっていない場合には（Ｓ３０５でＮＯ）、メモリアクセス単位判定部１２５は、ラインサイズ単位をメモリアクセス単位と判定する（Ｓ３０７）。

図６に、有効要素位置に基づくメモリアクセス単位の判定方法についての具体例を示す。
図６では、閾値TH=3となる主記憶３００を備えた情報処理装置１が、キャッシュメモリが無効なベクトルギャザー命令を実行する際に、有効要素の位置に基づいて最適なメモリアクセス単位を判定し、各メモリポート３２０へとリクエストを発行するようすを示している。

図２に戻って説明を続ける。
リクエストパケット生成部１２６は、メモリアクセス単位判定部１２５の判定結果を受けて、各メモリバンク３２０をアクセスするリクエストコマンドを生成する。そして、リクエストパケット生成部１２６は、アドレス計算部１２３が算出したアドレスと、ゾーン情報生成部１２４が生成したゾーン情報と、その他リクエスト識別のための情報などと、をまとめて、対応するメモリバンク向けのリクエストパケットを生成する（Ｓ１０７）。

メモリアクセスリクエスト生成発行部１２２は、リクエストポート１３０を通して、リクエストパケットをネットワーク２００へと発行する。

メモリアクセスリクエスト生成発行部１２２は、これらＳ１０５〜Ｓ１０７にかけての処理を、ベクトル長だけ処理できるまでの間、繰り返す。

ネットワーク２００は、発行されたメモリアクセスリクエストを、そのリクエスト内のアドレスに基づいて特定されるメモリバンク３２０のメモリポート３１０へと転送する。

主記憶３００は、リクエストパケットで指定されたデータを、メモリバンク３２０から読み出し、ネットワーク２００へと転送する。

ネットワーク２００は、リクエストパケットで指定されたデータを、対応するリプライポート１４０へと転送する。

プロセッサ１００は、必要なリプライを受け取ってレジスタ１１１に格納し、処理を終了する。

以上説明したように、本実施の形態によれば、キャッシュライン単位でメモリバンクごとにメモリインターリーブされる情報処理装置１について、キャッシュメモリが無効な状態においてキャッシュライン中の複数の要素データにアクセスするロード命令に関して、命令がメモリインターリーブ幅内の要素データをいくつアクセスするか、または、そのメモリインターリーブ幅内のアクセスする位置を判定することで、該当バンクへの最適なアクセス単位を判定し、そのアクセス単位でメモリアクセスリクエストを生成して発行することで、実行性能を向上することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
例えば、上述した実施の形態では、有効要素数に基づいてメモリアクセス単位を判定する方法と、有効要素位置に基づいてメモリアクセス単位を判定する方法のいずれか１つの方法を採用することができるとして説明したが、本発明はこれに限定されず、両方の方法を採用することもできる。

例えば、メモリアクセス単位を判定する方法として、まずは有効要素の位置を判定し、有効要素の位置が前半にも後半にも収まっていない場合には、有効要素数の判定をさらに行う等の方法を採用することもできる。

また、有効要素位置に基づいてメモリアクセス単位を判定する方法に関して、上述した実施の形態では、位置の判定基準を前半／後半として、ラインサイズの半分単位に基づいて判定しているが、本発明はこれに限定されず、4分の1単位など、より細かく判定することもできる。

また、上述した実施の形態では、キャッシュメモリの有効／無効をソフトウェア指示として説明したが、本発明はこれに限定されず、ページバイパス属性などのHW処理に基づいて判定して行うことも可能である。

また、メモリインターリーブ幅はキャッシュライン単位に限定されず、ワード単位よりも大きなブロックサイズでロードを行う装置であれば、本発明と同様の仕組みを実施できる。

また、実装の形態として、マルチコアのプロセッサや、メモリコントローラがプロセッサ内に組み込まれた構成であっても、本発明と同様の仕組みを実施することが可能である。

１ 情報処理装置、
１００ プロセッサ、
１１０ 演算部、
１１１ レジスタ、
１２０ 命令発行制御部、
１２１ 圧縮可否判定部、
１２２ メモリアクセスリクエスト生成発行部、
１２３ アドレス計算部、
１２４ ゾーン情報生成部、
１２５ メモリアクセス単位判定部、
１２６ リクエストパケット生成部、
１３０ リクエストポート、
１４０ リプライポート、
２００ ネットワーク、
３００ 主記憶、
３１０ メモリポート、
３２０ メモリバンク
４００ 情報処理装置、
４１０ プロセッサ、
４２０ 主記憶、
４３０ ネットワーク、
４４０ メモリアクセスリクエスト生成発行手段

Claims (4)

1. キャッシュメモリを有するプロセッサと、
   １以上のメモリバンクで構成された主記憶と、
   前記プロセッサと前記主記憶とを接続するネットワークとを備え、
   前記主記憶に記憶された要素データのうち、命令で指定された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含み、
   前記プロセッサは、
   前記メモリアクセス命令に従って前記主記憶にアクセスする場合に、前記メモリアクセス命令ごとに指定されたキャッシュラインの有効／無効の指示を受け、当該キャッシュラインが無効である場合に、当該キャッシュライン中における要素データの有効な位置に応じて、アクセス対象バンクへのアクセス単位を判定し、当該判定したアクセス単位でメモリアクセスリクエストを生成し、発行するメモリアクセスリクエスト生成発行手段を備える
   ことを特徴とする情報処理装置。
2. 前記メモリアクセスリクエスト生成発行手段は、前記メモリアクセス命令に基づき、バンク内のアクセス対象とする要素データを指定する情報であって、メモリインターリーブ幅内に含まれる要素データに１対１に対応するゾーン情報を生成し、当該生成したゾーン情報を参照することで、前記キャッシュライン中における要素データの有効な位置を調べる
   ことを特徴とする請求項１に記載の情報処理装置。
3. 前記メモリアクセス命令は、
   ベクトルロード命令又はベクトルギャザー命令の少なくとも１を含む
   ことを特徴とする請求項１又は２に記載の情報処理装置。
4. 情報処理装置における情報処理方法であって、
   前記情報処理装置は、
   キャッシュメモリを有するプロセッサと、
   １以上のメモリバンクで構成された主記憶と、
   前記プロセッサと前記主記憶とを接続するネットワークとを備え、
   前記主記憶に記憶された要素データのうち、命令で指定された複数の要素データを１命令でアクセスできるメモリアクセス命令を命令セットに含み、
   前記プロセッサは、
   前記メモリアクセス命令に従って前記主記憶にアクセスする場合に、前記メモリアクセス命令ごとに指定されたキャッシュラインの有効／無効を判定するステップと、
   前記判定したキャッシュラインが無効である場合に、前記キャッシュライン中における要素データの有効な位置に応じて、アクセス対象バンクへのアクセス単位を判定するステップと、
   前記判定したアクセス単位でメモリアクセスリクエストを生成し、発行するステップと、を有する
   ことを特徴とする情報処理方法。

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