JP2752800B2 - ビット誤り付加回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回線上を伝送する信号
の所定ビットを強制的に反転させてビット誤り特性をシ
ミュレートする際に用いられるビット誤り付加回路に関
するものである。

【０００２】

【従来の技術】図６に従来のビット誤り付加回路の一例
を示す。このビット誤り付加回路は乱数発生器１１、誤
り付加回路１２、ゲート回路１３を備え、例えば種々の
速度のデータ、映像・音声信号等のマルチメディアが取
扱われるＡＴＭ（非同期転送モード）通信方式におい
て、回線上を伝送される信号の所定ビットを強制的に反
転させてビット誤り特性をシミュレートしている。さら
に説明すると、入力されるセルの１ワードは例えば約10
0nsec で複数のビット、例えば１６ビットのパラレルデ
ータで構成されており、１ワード毎に例えば４ビット幅
の乱数発生の演算を行ない、誤り付加回路のクロックカ
ウントにより周期的にビット誤りのイベントが発生する
と、誤り付加回路１２よりゲート回路１３にイネーブル
信号Ｓ１０が入力され、そのワードにおける所定箇所の
１ビットのデータ、すなわち、４ビットの乱数値に対応
するパラレルデータ上の乱数値ビット目のデータを反転
させてビット誤りの付加を行なっていた。

【０００３】

【発明が解決しようとする課題】しかしながら、現状の
プロセッサ技術では、上述した従来のビット誤り付加回
路において、乱数発生の演算に約300nsec の時間を要
し、約100nsec 毎に入力されるデータに対して演算速度
が間に合わず、データの必要箇所に対する正確なビット
誤りの付加を行なうことができなかった。

【０００４】そこで、本発明は上述した問題点に鑑みて
なされたものであって、その目的は、乱数の演算に要す
る時間を稼いでデータの必要箇所に対してビット誤りの
付加を正確に行なえるビット誤り付加回路を提供するこ
とにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明によるビット誤り付加回路は、実際の通信回
線においては、あまり多くのビット誤りは発生しないこ
とに着目してなされたものである。その特徴は、所定の
複数ワード毎を１周期としてビット誤り位置を演算し、
この演算されたビット誤り位置にビット誤りを付加する
ための手段を備えた点にある。具体的には、伝送される
信号の所定の複数ワード毎を１周期とし、前記複数ワー
ドの中の１ワードの任意箇所にビット誤りを付加するビ
ット誤り付加回路であって、誤り発生率を所定値になる
ように前記１周期毎に、ビット誤りを付加するか否かを
決定する誤り発生率演算回路１と、前記所定値を前記誤
り発生率演算回路に出力する制御部６と、前記１ワード
中におけるビット誤り位置を、前記１周期で演算する第
１の誤り位置演算回路２と、前記所定の複数ワード数を
決定し、前記複数ワードの中のどのワードに誤りを付加
するかを、前記１周期で演算する第２の誤り位置演算回
路３と、前記誤り発生率演算回路からビット誤りを付加
する旨の信号を受けたときに、前記１周期毎に、複数ワ
ードの中の１ワードにおける前記第１の誤り位置演算回
路および前記第２の誤り位置演算回路にて演算されたビ
ット誤り付加位置にビット誤りを付加する誤り位置決定
回路４とを備えたことを特徴としている。

【０００６】

【作用】このように構成されたビット誤り付加回路によ
れば、複数ワードの伝送時間（１周期）で、１ワードの
どのビットに誤りを付加するかの演算をすればよく、演
算時間を効率的に稼ぐことができる。

【０００７】

【実施例】図１は本発明によるビット誤り付加回路の一
実施例を示すブロック構成図である。この実施例による
ビット誤り付加回路は、例えば種々の速度のデータ、映
像・音声信号などのマルチメディアが取扱われるＡＴＭ
（非同期転送モード）通信方式において、ビット誤り付
加特性をシミュレートする際に用いられ、誤り発生率演
算回路１、第１の誤り位置演算回路２、第２の誤り位置
演算回路３、誤り位置決定回路４、ゲート回路５、制御
部６を備えて構成されている。

【０００８】誤り発生率演算回路１はゲート回路５に入
力されるデータに対してビット誤りを付加するか否かを
決定する回路で、初期値レジスタ１ａ、乱数発生器１
ｂ、スレッショルドレジスタ１ｃ、比較器１ｄを備えて
構成されている。

【０００９】乱数発生器１ｂは乱数周期を考慮した例え
ば図４に示すようにＭ系列の巡回符号発生器で発生し
た、いわゆるＰＮパターンをもとにした回路で構成され
る。また、制御部（ＣＰＵ）６からの指令に基づいて前
段に設けられた初期値レジスタ１ａが設定され、この設
定後における初期値レジスタ１ａからの信号に従ってあ
るビットの乱数信号Ｓ１を発生して比較器１ｄに出力し
ている。

【００１０】スレッショルドレジスタ１ｃは制御部６か
らの指令に基づいて予め決められた乱数と同じビット幅
を有するスレッショルド値のスレッショルド信号Ｓ２を
比較器１ｄに出力している。

【００１１】比較器１ｄは乱数発生器１ｂからの乱数信
号Ｓ１とスレッショルドレジスタ１ｃからのスレッショ
ルド信号Ｓ２とを比較し、乱数信号Ｓ１の方が小さい場
合に、ビット誤り付加のイベント発生の旨を示すイネー
ブル信号Ｓ３を誤り位置決定回路４に出力している。

【００１２】第１の誤り位置演算回路２は図２に示すよ
うに入力されるパラレルデータの方向（列方向）に対す
る誤り位置、すなわち、１ワード中におけるデータの誤
り位置を演算する回路であって、乱数発生器２ａ、デコ
ーダ２ｂを備えて構成されている。

【００１３】乱数発生器２ａは例えば４ビットの乱数を
発生してデコーダ２ｂに出力しており、デコーダ２ｂで
は４ビットの乱数を１６ビットに変換し、列方向位置信
号Ｓ４として誤り位置決定回路４に出力している。

【００１４】第２の誤り位置演算回路３は図２に示すよ
うにパラレルデータのワード方向（行方向）に対する誤
り位置、すなわち、時間軸方向の誤り位置を演算する回
路で、乱数発生器３ａ、デコーダ３ｂを備えて構成され
ている。

【００１５】乱数発生器３ａは例えば２ビットの乱数を
発生してデコーダ３ｂに出力しており、デコーダ３ｂで
は２ビットの乱数を４ビットに変換し、行方向位置信号
Ｓ５として誤り位置決定回路４に出力している。

【００１６】誤り位置決定回路４は誤り発生率演算回路
１からイネーブル信号Ｓ３が入力している場合に、各誤
り位置演算回路２，３からの列方向位置信号Ｓ４と行方
向位置信号Ｓ５によって指定されるパラレルデータの行
列位置のビットを反転させるべくゲート回路５に反転信
号Ｓ６を出力している。

【００１７】ここで、上述したビット誤り付加位置を決
定するための誤り発生率演算回路１、第１の誤り位置演
算回路２、第２の誤り位置演算回路３の演算は約400nse
c 、つまり、入力されるパラレルデータの４ワード（ビ
ット誤り演算１周期Ｔに相当）毎に行なわれる。

【００１８】図５に誤り位置決定回路４の一実施例を示
す。第２の誤り位置演算回路３から出力された行方向位
置信号Ｓ５（４ビット）はパラレルデータを４ワード送
出する毎に、シフトレジスタ４ａに書き込まれる。この
シフトレジスタ４ａに書き込まれたデータは、パラレル
データが１ワード（１６ビット）ゲート回路５に入力さ
れる毎に、１ビットだけシフトされる。パラレルデータ
を反転するか否かの位置を決定するために、シフトされ
てシフトレジスタ４ａから出力された信号と、誤り発生
率演算回路１からのイネーブル信号Ｓ３を、オア回路４
ｂに入力する。

【００１９】このオア回路４ｂの出力により、パラレル
データを反転するか否かの反転信号を選択する。具体的
には、オア回路４ｂの入力が共に零のとき出力が零とな
り、第１の誤り位置演算回路２から出力された列方向位
置信号Ｓ４（１６ビット）が入力されているインバータ
４ｃを選択する。つまり、乱数発生器２ａで決定した列
の位置に該当する反転信号Ｓ６が１となる。ゲート回路
５では、その反転信号Ｓ６によりパラレルデータの該当
ビットを反転して出力する。

【００２０】また、オア回路４ｂの入力のどれかが１の
とき出力は１となり、インバータ４ｄを選択する。つま
り、列方向位置信号Ｓ４にかかわらず、全ビットの反転
信号Ｓ６が零となる。ゲート回路５では、その反転信号
Ｓ６によりパラレルデータをそのまま出力する。

【００２１】また、第１の誤り位置演算回路２より出力
される列方向位置信号Ｓ４は、ビット誤り演算１周期Ｔ
のワード数に対応しており、第２の誤り演算回路３より
出力される行方向位置信号Ｓ５は、入力されるデータの
ビット数が表現できるビット数に対応している。

【００２２】ゲート回路５は、例えば排他論理和回路か
らなり、１６ビットからなるパラレルデータが１ワード
約100nsec で入力している。このゲート回路５は誤り位
置決定回路４から１６ビットの反転信号Ｓ６が入力され
ていない間（Ｓ６＝０）は、そのままデータが出力さ
れ、反転信号Ｓ６が入力した時（Ｓ６＝１）には、この
反転信号Ｓ６によって指定されるデータの行列位置のビ
ットを反転してビット誤り付加の処理を行なって出力し
ている。

【００２３】以上、上記のように構成されるビット誤り
付加回路では、ゲート回路５に対し４ワード分のパラレ
ルデータが入力される間（ビット誤り演算１周期Ｔに相
当）に、次の４ワード中に付加されるべきビット誤り位
置を演算する。例えば、今、誤り発生率演算回路１より
誤り位置決定回路４に対してイネーブル信号Ｓ３が入力
している状態で、図３に示すように第１の誤り位置演算
回路２における乱数発生器２ａの乱数信号が「０１０
０」、第２の誤り位置演算回路３における乱数発生器３
ａの乱数信号が「０１」の場合は、図３に示すようにパ
ラレルデータにおける編み掛け部分のビットが反転する
ことになる。

【００２４】従って、上述した実施例では、パラレルデ
ータの１ワード毎ではなく、複数ワード（実施例では４
ワード）毎にビット誤り位置の演算を行なっているの
で、ビット誤りを付加するための演算時間を効率的に稼
いでパラレルデータの必要箇所に対して確実にビット誤
りを付加することができる。また、上述した回路はバス
の数を変えずに既存のＴＴＬで回路を構成することがで
きる。さらに、本実施例では、１／４でしかビット誤り
を付加できないが、実際の通信回線においては、あまり
多くのビット誤りは発生せず、本実施例で十分にシミュ
レートが行える。

【００２５】ところで、上述した実施例では、ビット誤
りを付加するのにパラレルデータの１ビットのみを反転
させる場合について説明したが、データが伝送される送
受信間の同期はずれや受信パンク状態（データが多く演
算が間に合わない状態）を想定したシミュレートを行な
う場合には、デコーダ３ｂを全て０を出力するようにす
ることにより、４ビット誤りを連続的に反転させるよう
にしてもよい。

【００２６】

【発明の効果】以上説明したように、本発明によるビッ
ト誤り付加回路は、伝送される信号の複数ワード毎を１
周期とし、その中の１ワードの任意箇所にビット誤りを
付加する手段を備えた構成なので、ビット誤りを付加す
るための演算時間を効率的に稼いでパラレルデータの必
要箇所に対して確実にビット誤りを付加することができ
る。

【図面の簡単な説明】

【図１】本発明によるビット誤り付加回路の一実施例を
示すブロック構成図

【図２】同回路においてゲート回路に入力されるパラレ
ルデータの一例を示す図

【図３】同回路においてパラレルデータの所定箇所にビ
ット誤りが付加された一例を示す図

【図４】Ｍ系列の巡回符号発生器の一実施例を示すブロ
ック構成図

【図５】誤り位置決定回路の一実施例を示すブロック構
成図

【図６】従来のビット誤り付加回路の一例を示すブロッ
ク構成図

【符号の説明】

１ 誤り発生率演算回路、 ２ 第１の誤
り位置演算回路 ３ 第２の誤り位置演算回路、 ４ 誤り位置
決定回路 ５ ゲート回路、 ６ 制御部 Ｔ ビット誤り演算周期

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 伝送される信号の所定の複数ワード毎を
   １周期とし、前記複数ワードの中の１ワードの任意箇所
   にビット誤りを付加するビット誤り付加回路であって、 誤り発生率を所定値になるように前記１周期毎に、ビッ
   ト誤りを付加するか否かを決定する誤り発生率演算回路
   （１）と、 前記所定値を前記誤り発生率演算回路に出力する制御部
   （６）と、 前記１ワード中におけるビット誤り位置を、前記１周期
   で演算する第１の誤り位置演算回路（２）と、 前記所定の複数ワード数を決定し、前記複数ワードの中
   のどのワードに誤りを付加するかを、前記１周期で演算
   する第２の誤り位置演算回路（３）と、 前記誤り発生率演算回路からビット誤りを付加する旨の
   信号を受けたときに、前記１周期毎に、複数ワードの中
   の１ワードにおける前記第１の誤り位置演算回路および
   前記第２の誤り位置演算回路にて演算されたビット誤り
   付加位置にビット誤りを付加する誤り位置決定回路
   （４）と を備えたことを特徴とするビット誤り付加回
   路。