JP2765566B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体を用い
た半導体装置の製造方法、特にリセス構造を有する化合
物半導体電界効果トランジスタの製造方法に関する。
た半導体装置の製造方法、特にリセス構造を有する化合
物半導体電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓを用いたＭＥＳＦＥＴ（金属−
半導体電界効果トランジスタ）やＡｌx Ｇａ1-x Ａｓ
（０＜ｘ＜１）等を用いたＨＪＦＥＴ（異種接合電界効
果トランジスタ）においては、ゲート−ソース間の抵抗
を小さくするために、チャネル層の上部にＧａＡｓ等の
高ドープ低抵抗層（コンタクト層）を設けておき、フォ
トレジストをマスクにしてゲート部のコンタクト層をチ
ャネル層までエッチング除去してゲート形成を行ういわ
ゆるリセスゲート方式が一般的である。
半導体電界効果トランジスタ）やＡｌx Ｇａ1-x Ａｓ
（０＜ｘ＜１）等を用いたＨＪＦＥＴ（異種接合電界効
果トランジスタ）においては、ゲート−ソース間の抵抗
を小さくするために、チャネル層の上部にＧａＡｓ等の
高ドープ低抵抗層（コンタクト層）を設けておき、フォ
トレジストをマスクにしてゲート部のコンタクト層をチ
ャネル層までエッチング除去してゲート形成を行ういわ
ゆるリセスゲート方式が一般的である。
【０００３】この従来技術について例をあげて説明す
る。
る。
【０００４】例えば、特開平７−８６３０９号公報に記
載されているように、半絶縁性ＧａＡｓ基板（図５の
１）に高純度ＧａＡｓバッファ層２、ｎ型Ａｌx Ｇａ
1-x Ａｓ電子供給層３及びｎ型ＧａＡｓコンタクト層４
を順次に堆積して化合物半導体基板を準備する。次にソ
ースおよびドレイン用オーミック電極（ソース電極６，
ゲート電極７）をリフトオフ法で形成する。
載されているように、半絶縁性ＧａＡｓ基板（図５の
１）に高純度ＧａＡｓバッファ層２、ｎ型Ａｌx Ｇａ
1-x Ａｓ電子供給層３及びｎ型ＧａＡｓコンタクト層４
を順次に堆積して化合物半導体基板を準備する。次にソ
ースおよびドレイン用オーミック電極（ソース電極６，
ゲート電極７）をリフトオフ法で形成する。
【０００５】次にＡｌx Ｇａ1-x ＡｓとＧａＡｓを等速
度を削るウェットエッチングまたはドライエッチング、
あるいはＧａＡｓに比べてＡｌx Ｇａ1-x Ａｓを削る速
度が極めて小さい選択性ウェットエッチングまたはドラ
イエッチングによりリセス構造を形成し、金属ゲートを
蒸着・リフトオフ法により形成する。このリフトオフに
使用したレジスト膜を剥離液を用いて除去し、酸素プラ
ズマ処理を行なう。このとき自然酸化膜や酸素プラズマ
によってＡｌx Ｇａ1-x Ａｓ層３表面に形成された酸化
膜を塩酸処理により除去してから、リセス開口部表面安
定化のための表面保護膜を成膜し、電極部を開口して完
成する。
度を削るウェットエッチングまたはドライエッチング、
あるいはＧａＡｓに比べてＡｌx Ｇａ1-x Ａｓを削る速
度が極めて小さい選択性ウェットエッチングまたはドラ
イエッチングによりリセス構造を形成し、金属ゲートを
蒸着・リフトオフ法により形成する。このリフトオフに
使用したレジスト膜を剥離液を用いて除去し、酸素プラ
ズマ処理を行なう。このとき自然酸化膜や酸素プラズマ
によってＡｌx Ｇａ1-x Ａｓ層３表面に形成された酸化
膜を塩酸処理により除去してから、リセス開口部表面安
定化のための表面保護膜を成膜し、電極部を開口して完
成する。
【０００６】ゲート金属材料としては、低抵抗でＡｌx
Ｇａ1-x Ａｓ電子供給層３との界面が安定なＡｌ（アル
ミニウム）を用いたり、Ａｌx Ｇａ1-x Ａｓと直接接触
する部分をＭｏ膜９−１等の電子銃蒸着の可能な高融点
金属とし、この上にゲート抵抗低減のためにＡｕ膜９−
４を厚く堆積させる方法が広く用いられている。この場
合は、Ａｕ膜と高融点金属との接着をよくするために、
両金属の間にはＴｉ膜９−２とＰｔ膜９−３の２層構造
を挟んだ構造にすることが一般的である。
Ｇａ1-x Ａｓ電子供給層３との界面が安定なＡｌ（アル
ミニウム）を用いたり、Ａｌx Ｇａ1-x Ａｓと直接接触
する部分をＭｏ膜９−１等の電子銃蒸着の可能な高融点
金属とし、この上にゲート抵抗低減のためにＡｕ膜９−
４を厚く堆積させる方法が広く用いられている。この場
合は、Ａｕ膜と高融点金属との接着をよくするために、
両金属の間にはＴｉ膜９−２とＰｔ膜９−３の２層構造
を挟んだ構造にすることが一般的である。
【０００７】
【発明が解決しようとする課題】リセス構造電界効果ト
ランジスタは、素子特性の安定化のために、リセス開口
部に表面保護膜を堆積させることが一般的に行なわれて
いる。
ランジスタは、素子特性の安定化のために、リセス開口
部に表面保護膜を堆積させることが一般的に行なわれて
いる。
【０００８】表面保護膜は素子特性に大きく影響を及ぼ
すことが知られており、特に保護膜とリセス開口部半導
体表面との界面が清浄であることが、漏れ電流の少ない
良好な素子特性をもたらす。実際には、保護膜成長前の
段階で、リセス開口部表面のＡｌx Ｇａ1-x Ａｓ層に
は、酸化膜が意図せず形成されているので、これを除去
する必要がある。
すことが知られており、特に保護膜とリセス開口部半導
体表面との界面が清浄であることが、漏れ電流の少ない
良好な素子特性をもたらす。実際には、保護膜成長前の
段階で、リセス開口部表面のＡｌx Ｇａ1-x Ａｓ層に
は、酸化膜が意図せず形成されているので、これを除去
する必要がある。
【０００９】従来の問題点は、表面保護膜成膜の前処理
として塩酸処理を行なうと、ゲート電極材料のＡｌやＴ
ｉが浸食されて、ゲートの破損原因となることである。
その理由は、ＡｌやＴｉが塩酸の酸化作用をうけ易いこ
とにある。
として塩酸処理を行なうと、ゲート電極材料のＡｌやＴ
ｉが浸食されて、ゲートの破損原因となることである。
その理由は、ＡｌやＴｉが塩酸の酸化作用をうけ易いこ
とにある。
【００１０】Ａｌ単層膜でゲート電極を形成する場合に
は、この塩酸処理によって形状変化がおこったり若しく
はＡｌx Ｇａ1-x Ａｓ層からはがれる原因となる。また
高融点金属膜とＡｌ膜の接着をよくするためのＴｉ膜９
−２が図５に示すように浸食された場合は、高融点金属
膜（９−１）とＡｕ膜９−４が分離しやすくなり、ゲー
ト電極の機械的破損の原因となり易い。
は、この塩酸処理によって形状変化がおこったり若しく
はＡｌx Ｇａ1-x Ａｓ層からはがれる原因となる。また
高融点金属膜とＡｌ膜の接着をよくするためのＴｉ膜９
−２が図５に示すように浸食された場合は、高融点金属
膜（９−１）とＡｕ膜９−４が分離しやすくなり、ゲー
ト電極の機械的破損の原因となり易い。
【００１１】本発明の目的は、ゲート電極に悪影響を与
えることなく保護膜形成前の酸化膜除去を行なえる電界
効果トランジスタ形成工程を含む半導体装置の製造方法
を提供することにある。
えることなく保護膜形成前の酸化膜除去を行なえる電界
効果トランジスタ形成工程を含む半導体装置の製造方法
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、リフトオフ法により、ヒ素を含む化合
物半導体層に接触するショットキーゲート電極を形成す
る際に、前記リフトオフ法用のレジスト膜を除去した後
に前記化合物半導体層表面の酸化膜を水洗処理で除去
し、ついで表面保護膜を被着する電界効果トランジスタ
形成工程を含むというものである。
置の製造方法は、リフトオフ法により、ヒ素を含む化合
物半導体層に接触するショットキーゲート電極を形成す
る際に、前記リフトオフ法用のレジスト膜を除去した後
に前記化合物半導体層表面の酸化膜を水洗処理で除去
し、ついで表面保護膜を被着する電界効果トランジスタ
形成工程を含むというものである。
【００１３】本発明第２の半導体装置の製造方法は、化
合物半導体基板の表面にレジスト膜パターンを形成し、
前記レジスト膜パターンをマスクとして前記化合物半導
体基板をエッチングしてリセス部を形成してその底面に
ヒ素を含む化合物半導体層を露出させ、導電膜を堆積し
前記レジスト膜パターンとその上部の前記導電膜を除去
してショットキーゲート電極を形成する工程と、水洗処
理を行ない前記ショットキーゲート電極で選択的に被覆
された化合物半導体層表面の酸化膜を除去する工程と、
表面保護膜を被着する工程とを有するというものであ
る。
合物半導体基板の表面にレジスト膜パターンを形成し、
前記レジスト膜パターンをマスクとして前記化合物半導
体基板をエッチングしてリセス部を形成してその底面に
ヒ素を含む化合物半導体層を露出させ、導電膜を堆積し
前記レジスト膜パターンとその上部の前記導電膜を除去
してショットキーゲート電極を形成する工程と、水洗処
理を行ない前記ショットキーゲート電極で選択的に被覆
された化合物半導体層表面の酸化膜を除去する工程と、
表面保護膜を被着する工程とを有するというものであ
る。
【００１４】ヒ素を含む化合物半導体層は、Ａｌy Ｇａ
1-y Ａｓ層（０≦ｙ≦１）であってもよい。
1-y Ａｓ層（０≦ｙ≦１）であってもよい。
【００１５】水洗処理は脱イオン水又は電解イオン水で
行なうことができる。
行なうことができる。
【００１６】ショットキー電極で選択的に被覆されたヒ
素を含む化合物半導体層表面の酸化膜は水により除去さ
れる。この酸化膜は水溶性のＡｓ2 Ｏ3 などを含む混合
物と考えられるので、水に殆んど溶けない酸化物も同時
に除去される。
素を含む化合物半導体層表面の酸化膜は水により除去さ
れる。この酸化膜は水溶性のＡｓ2 Ｏ3 などを含む混合
物と考えられるので、水に殆んど溶けない酸化物も同時
に除去される。
【００１７】
【発明の実施の形態】次に、本発明の第１の実施の形態
について説明する。
について説明する。
【００１８】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上に厚さ６００ｎｍのアンドープの高純
度ＧａＡｓバッファ層２、厚さ４０ｎｍでＳｉドープ
（Ｎｄ＝２×１０18ｃｍ-3）のｎ型Ａｌx Ｇａ1-x Ａｓ
電子供給層３、厚さ８０ｎｍでＳｉドープ（Ｎｄ＝３．
５×１０18ｃｍ-3）のｎ型ＧａＡｓコンタクト層４を順
に周知の分子線エピタキ（ＭＢＥ）法を用いてエピタキ
シャル結晶成長する。ｎ型Ａｌx Ｇａ1-x Ａｓ電子供給
層３のＡｌ組成比ｘは０．２５とした。
ＧａＡｓ基板１上に厚さ６００ｎｍのアンドープの高純
度ＧａＡｓバッファ層２、厚さ４０ｎｍでＳｉドープ
（Ｎｄ＝２×１０18ｃｍ-3）のｎ型Ａｌx Ｇａ1-x Ａｓ
電子供給層３、厚さ８０ｎｍでＳｉドープ（Ｎｄ＝３．
５×１０18ｃｍ-3）のｎ型ＧａＡｓコンタクト層４を順
に周知の分子線エピタキ（ＭＢＥ）法を用いてエピタキ
シャル結晶成長する。ｎ型Ａｌx Ｇａ1-x Ａｓ電子供給
層３のＡｌ組成比ｘは０．２５とした。
【００１９】次に、周知のフォトリソグラフィー法とリ
フトオフ法を用いてＡｌＧｅＮｉ蒸着膜からなるソース
電極６およびドレイン電極７を形成する。ソース電極６
およびドレイン電極７は、ＡｌＧｅＮｉ蒸着膜形成後、
約４００℃のＨ2 雰囲気中でＡｕＧｅＮｉ蒸着膜とｎ型
ＧａＡｓコンタクト層４を合金化させ、低抵抗のオーム
接合を形成した。
フトオフ法を用いてＡｌＧｅＮｉ蒸着膜からなるソース
電極６およびドレイン電極７を形成する。ソース電極６
およびドレイン電極７は、ＡｌＧｅＮｉ蒸着膜形成後、
約４００℃のＨ2 雰囲気中でＡｕＧｅＮｉ蒸着膜とｎ型
ＧａＡｓコンタクト層４を合金化させ、低抵抗のオーム
接合を形成した。
【００２０】次いで、図１（ｂ）に示す様に、電子線レ
ジスト膜に電子線露光装置を使ってゲート電極長Ｌｇを
０．２μｍとするために、０．２μｍの開口を設けてレ
ジスト膜パターン８を形成し、ＧａＡｓとＡｌx Ｇａ
1-x Ａｓの選択比が大きいＢＣｌ3 およびＳＦ6 の混合
ガスのプラズマを用いて、この開口部のｎ型ＧａＡｓ層
４のイオンエッチングを行なう。この時、ＧａＡｓのエ
ッチングレートをＡｌxＧａ1-x Ａｓのエッチングレー
トの１００倍程度以上とすることにより、ｎ型Ａｌx Ｇ
ａ1-x Ａｓ電子供給層３をほとんどエッチングすること
なくリセス部１０を形成することができる。
ジスト膜に電子線露光装置を使ってゲート電極長Ｌｇを
０．２μｍとするために、０．２μｍの開口を設けてレ
ジスト膜パターン８を形成し、ＧａＡｓとＡｌx Ｇａ
1-x Ａｓの選択比が大きいＢＣｌ3 およびＳＦ6 の混合
ガスのプラズマを用いて、この開口部のｎ型ＧａＡｓ層
４のイオンエッチングを行なう。この時、ＧａＡｓのエ
ッチングレートをＡｌxＧａ1-x Ａｓのエッチングレー
トの１００倍程度以上とすることにより、ｎ型Ａｌx Ｇ
ａ1-x Ａｓ電子供給層３をほとんどエッチングすること
なくリセス部１０を形成することができる。
【００２１】次に、図１（ｃ）に示す様に、ゲート金属
を蒸着した後にレジスト膜パターン８を除去することに
より、電子線レジスト膜上のゲート金属がリフトオフさ
れて、図１（ｄ）に示すように、ゲート電極９が形成さ
れる。ゲート金属はＡｌ膜１１を３００ｎｍ蒸着した。
電子線レジスト膜を除去する際には、剥離液に浸したの
ち、酸素プラズマ処理を行なうが、この酸素プラズマ処
理により、リセス部のＡｌx Ｇａ1-x Ａｓ膜（３）表面
に酸化膜（図示しない）が意図せず形成される。
を蒸着した後にレジスト膜パターン８を除去することに
より、電子線レジスト膜上のゲート金属がリフトオフさ
れて、図１（ｄ）に示すように、ゲート電極９が形成さ
れる。ゲート金属はＡｌ膜１１を３００ｎｍ蒸着した。
電子線レジスト膜を除去する際には、剥離液に浸したの
ち、酸素プラズマ処理を行なうが、この酸素プラズマ処
理により、リセス部のＡｌx Ｇａ1-x Ａｓ膜（３）表面
に酸化膜（図示しない）が意図せず形成される。
【００２２】その後、水洗処理によりリセス部のＡｌx
Ｇａ1-x Ａｓ膜表面酸化膜を除去したのち、図２に示す
ように、表面保護膜としてＳｉＯ2 膜１２をＣＶＤ法に
より１００ｎｍ堆積して電界効果トランジスタが完成す
る。水洗処理に用いたのは通常のイオン交換樹脂を用い
て製造された電気比抵抗１７ＭΩ・ｃｍ（２５℃）のも
の（脱イオン水）である。
Ｇａ1-x Ａｓ膜表面酸化膜を除去したのち、図２に示す
ように、表面保護膜としてＳｉＯ2 膜１２をＣＶＤ法に
より１００ｎｍ堆積して電界効果トランジスタが完成す
る。水洗処理に用いたのは通常のイオン交換樹脂を用い
て製造された電気比抵抗１７ＭΩ・ｃｍ（２５℃）のも
の（脱イオン水）である。
【００２３】表面酸化膜は、水に溶けるＡｓ2 Ｏ3 を含
んだ混合物と考えられるので、殆ど水に溶けないＡｌ2
Ｏ3 やＧａ2 Ｏ3 なども同時に除去されると思われる。
リセス部のＡｌx Ｇａ1-x Ａｓ膜表面酸化膜を酸を用い
ず水洗処理を用いて除去するためゲート金属のＡｌが浸
食されることなく、漏れ電流の少ない整流性の良いショ
ットキーゲート電極を再現性よく形成でき、従来の製造
方法と比べて電界効果トランジスタの歩留まりは１０％
以上向上した。
んだ混合物と考えられるので、殆ど水に溶けないＡｌ2
Ｏ3 やＧａ2 Ｏ3 なども同時に除去されると思われる。
リセス部のＡｌx Ｇａ1-x Ａｓ膜表面酸化膜を酸を用い
ず水洗処理を用いて除去するためゲート金属のＡｌが浸
食されることなく、漏れ電流の少ない整流性の良いショ
ットキーゲート電極を再現性よく形成でき、従来の製造
方法と比べて電界効果トランジスタの歩留まりは１０％
以上向上した。
【００２４】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００２５】まず、図３（ａ）に示すように、第１の実
施の形態と同様に半絶縁性ＧａＡｓ基板１Ａ上に厚さ５
００ｎｍのアンドープの高純度ＧａＡｓバッファ層２
Ａ、厚さ３０ｎｍでＳｉドープ（Ｎｄ＝２×１０18ｃｍ
-3）のｎ型Ａｌx Ｇａ1-x Ａｓ電子供給層３Ａ、厚さ７
０ｎｍでＳｉドープ（Ｎｄ＝３．５×１０18ｃｍ-3）の
ｎ型ＧａＡｓコンタクト層４Ａを順に周知の分子線エピ
タキシ（ＭＢＥ）法を用いてエピタキシャル結晶成長す
る。ｎ型Ａｌx Ｇａ1-x Ａｓ電子供給層３ＡのＡｌ組成
比ｘは０．２０とした。
施の形態と同様に半絶縁性ＧａＡｓ基板１Ａ上に厚さ５
００ｎｍのアンドープの高純度ＧａＡｓバッファ層２
Ａ、厚さ３０ｎｍでＳｉドープ（Ｎｄ＝２×１０18ｃｍ
-3）のｎ型Ａｌx Ｇａ1-x Ａｓ電子供給層３Ａ、厚さ７
０ｎｍでＳｉドープ（Ｎｄ＝３．５×１０18ｃｍ-3）の
ｎ型ＧａＡｓコンタクト層４Ａを順に周知の分子線エピ
タキシ（ＭＢＥ）法を用いてエピタキシャル結晶成長す
る。ｎ型Ａｌx Ｇａ1-x Ａｓ電子供給層３ＡのＡｌ組成
比ｘは０．２０とした。
【００２６】次に、周知のフォトリソグラフィー法とリ
フトオフ法を用いてＡｕＧｅＮｉ蒸着膜からなるソース
電極６Ａおよびドレイン電極７Ａを形成する。ソース電
極６Ａおよびドレイン電極７Ａは、ＡｕＧｅＮｉ蒸着膜
形成後、約４００℃のＨ2 雰囲気中でＡｕＧｅＮｉとｎ
型ＧａＡｓコンタクト層４Ａを合金化させ、低抵抗のオ
ーム接合を形成した。
フトオフ法を用いてＡｕＧｅＮｉ蒸着膜からなるソース
電極６Ａおよびドレイン電極７Ａを形成する。ソース電
極６Ａおよびドレイン電極７Ａは、ＡｕＧｅＮｉ蒸着膜
形成後、約４００℃のＨ2 雰囲気中でＡｕＧｅＮｉとｎ
型ＧａＡｓコンタクト層４Ａを合金化させ、低抵抗のオ
ーム接合を形成した。
【００２７】次いで図３（ｂ）に示す様に、電子線レジ
スト膜に電子線露光装置を使ってゲート電極長Ｌｇを
０．２μｍとするために０．２μｍの開口を設けてレジ
スト膜パターン８Ａを形成しＧａＡｓとＡｌx Ｇａ1-x
Ａｓの選択比が大きいクエン酸系エッチャント（クエン
酸５０％：Ｈ2 Ｏ2 ３０％＝３：１）を用いて、この開
口部のｎ型ＧａＡｓのエッチングレートの１００倍程度
以上とすることにより、ｎ型Ａｌx Ｇａ1-x Ａｓ電子供
給層３Ａをほとんどエッチングすることなくリセス部１
０Ａを形成することができる。
スト膜に電子線露光装置を使ってゲート電極長Ｌｇを
０．２μｍとするために０．２μｍの開口を設けてレジ
スト膜パターン８Ａを形成しＧａＡｓとＡｌx Ｇａ1-x
Ａｓの選択比が大きいクエン酸系エッチャント（クエン
酸５０％：Ｈ2 Ｏ2 ３０％＝３：１）を用いて、この開
口部のｎ型ＧａＡｓのエッチングレートの１００倍程度
以上とすることにより、ｎ型Ａｌx Ｇａ1-x Ａｓ電子供
給層３Ａをほとんどエッチングすることなくリセス部１
０Ａを形成することができる。
【００２８】次に、図４（ａ）に示す様に、ゲート金属
を蒸着した後に、レジスト膜パターン８Ａを除去するこ
とにより、図４（ｂ）に示す様に、レジスト膜パターン
８Ａ上のゲート金属がリフトオフされて、ゲート電極９
Ａが形成される。ゲート金属は５０ｎｍのＭｏ膜９−１
Ａ、５ｎｍのＴｉ膜９−２Ａ、５ｎｍのＰｔ膜９−３
Ａ、４００ｎｍのＡｕ膜９−４Ａをこの順に蒸着した。
レジスト膜パターン８Ａを剥離液を用いて除去し、酸素
プラズマ処理を行なうが、この酸素プラズマ処理によ
り、リセス部Ａｌx Ｇａ1-y Ａｓ膜４Ａ表面に図示しな
い酸化膜が意図せず形成される。
を蒸着した後に、レジスト膜パターン８Ａを除去するこ
とにより、図４（ｂ）に示す様に、レジスト膜パターン
８Ａ上のゲート金属がリフトオフされて、ゲート電極９
Ａが形成される。ゲート金属は５０ｎｍのＭｏ膜９−１
Ａ、５ｎｍのＴｉ膜９−２Ａ、５ｎｍのＰｔ膜９−３
Ａ、４００ｎｍのＡｕ膜９−４Ａをこの順に蒸着した。
レジスト膜パターン８Ａを剥離液を用いて除去し、酸素
プラズマ処理を行なうが、この酸素プラズマ処理によ
り、リセス部Ａｌx Ｇａ1-y Ａｓ膜４Ａ表面に図示しな
い酸化膜が意図せず形成される。
【００２９】その後、水洗処理によりリセス部Ａｌx Ｇ
ａ1-x Ａｓ膜４Ａ表面酸化膜を除去したのち、図４
（ｃ）に示すように表面保護膜１２としてＳｉ3 Ｎ4 膜
をＣＶＤ法により１００ｎｍ堆積して電界効果トランジ
スタが完成する。水洗処理に用いたのは、ｐＨ１．７の
電解イオン水（電解アノード水）である。
ａ1-x Ａｓ膜４Ａ表面酸化膜を除去したのち、図４
（ｃ）に示すように表面保護膜１２としてＳｉ3 Ｎ4 膜
をＣＶＤ法により１００ｎｍ堆積して電界効果トランジ
スタが完成する。水洗処理に用いたのは、ｐＨ１．７の
電解イオン水（電解アノード水）である。
【００３０】この実施の形態では、リセス部Ａｌx Ｇａ
1-x Ａｓ膜表面酸化膜を除去するのに酸を用いず水洗処
理を用いているため、ゲート金属のＴｉ膜９−２Ａが浸
食されることがないため、従来の製造方法と比べて電界
効果トランジスタの歩留りは従来と比べて１０％以上向
上し、高歩留りで漏れ電流が少ない整流性の良いショッ
トキーゲート電極を有する電界効果トランジスタが得ら
れた。
1-x Ａｓ膜表面酸化膜を除去するのに酸を用いず水洗処
理を用いているため、ゲート金属のＴｉ膜９−２Ａが浸
食されることがないため、従来の製造方法と比べて電界
効果トランジスタの歩留りは従来と比べて１０％以上向
上し、高歩留りで漏れ電流が少ない整流性の良いショッ
トキーゲート電極を有する電界効果トランジスタが得ら
れた。
【００３１】以上説明したように、リセス部を形成する
ためのエッチングは反応性イオンエッチングあるいはウ
ェットエッチングのいずれを用いてもよく、水洗処理に
は脱イオン水あるいは電解イオン水のいずれを用いても
良好な結果が得られる。
ためのエッチングは反応性イオンエッチングあるいはウ
ェットエッチングのいずれを用いてもよく、水洗処理に
は脱イオン水あるいは電解イオン水のいずれを用いても
良好な結果が得られる。
【００３２】以上、電子供給層としてＡｌx Ｇａ1-x 層
を有するＨＪＦＥＴを例にあげて説明したが、リセス部
にゲート電極をリフトオフ法で形成するＦＥＴの製造方
法において、リセス底面に露出する化合物半導体層の材
料としては、ＧａＡｓ、ＡｌＡｓ、Ｉｎz Ｇａ1-z Ａｓ
などのようにＡｓを構成元素に有するものであれば本発
明を適用することができる。
を有するＨＪＦＥＴを例にあげて説明したが、リセス部
にゲート電極をリフトオフ法で形成するＦＥＴの製造方
法において、リセス底面に露出する化合物半導体層の材
料としては、ＧａＡｓ、ＡｌＡｓ、Ｉｎz Ｇａ1-z Ａｓ
などのようにＡｓを構成元素に有するものであれば本発
明を適用することができる。
【００３３】
【発明の効果】以上説明したように本発明は、リフトオ
フ法を用いてリセス部にショットキーゲート電極を形成
した後、ショットキーゲート電極で選択的に被覆された
リセス底面の酸化膜を水洗処理により除去することによ
り、ショットキーゲート電極に浸食などの悪影響を与え
なくてすむので、漏れ電流の少ない良好な特性の電界効
果トランジスタを有する半導体装置を高歩留りで製造で
きるという効果がある。
フ法を用いてリセス部にショットキーゲート電極を形成
した後、ショットキーゲート電極で選択的に被覆された
リセス底面の酸化膜を水洗処理により除去することによ
り、ショットキーゲート電極に浸食などの悪影響を与え
なくてすむので、漏れ電流の少ない良好な特性の電界効
果トランジスタを有する半導体装置を高歩留りで製造で
きるという効果がある。
【００３４】
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｄ）に分図して示す工程順断面図。
めの（ａ）〜（ｄ）に分図して示す工程順断面図。
【図２】図１に続いて示す断面図。
【図３】本発明の第２の実施の形態について説明するた
めの（ａ），（ｂ）に分図して示す工程順断面図。
めの（ａ），（ｂ）に分図して示す工程順断面図。
【図４】図３に続いて（ａ）〜（ｃ）に分図して示す工
程順断面図。
程順断面図。
【図５】従来例について説明するための断面図。
１，１Ａ 半絶縁性ＧａＡｓ基板 ２，２Ａ 高純度ＧａＡｓバッファ層 ３，３Ａ ｎ型Ａｌx Ｇａ1-x Ａｓ電子供給層 ４，４Ａ ｎ型ＧａＡｓコンタクト層 ５ ２次元電子ガス ６，６Ａ ドレイン電極 ７，７Ａ ソース電極 ８，８Ａ レジスト膜パターン ９，９Ａ ゲート電極 ９−１，９−１Ａ Ｍｏ膜 ９−２，９−２Ａ Ｔｉ膜 ９−３，９−３Ａ Ｐｔ膜 ９−４，９−４Ａ Ａｕ膜
Claims (5)
- 【請求項１】 リフトオフ法により、ヒ素を含む化合物
半導体層に接触するショットキーゲート電極を形成する
際に、前記リフトオフ法用のレジスト膜を除去した後に
前記化合物半導体層表面の酸化膜を水洗処理で除去し、
ついで表面保護膜を被着する電界効果トランジスタ形成
工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 化合物半導体基板の表面にレジスト膜パ
ターンを形成し、前記レジスト膜パターンをマスクとし
て前記化合物半導体基板をエッチングしてリセス部を形
成してその底面にヒ素を含む化合物半導体層を露出さ
せ、導電膜を堆積し前記レジスト膜パターンとその上部
の前記導電膜を除去してショットキーゲート電極を形成
する工程と、水洗処理を行ない前記ショットキーゲート
電極で選択的に被覆された化合物半導体層表面の酸化膜
を除去する工程と、表面保護膜を被着する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 ヒ素を含む化合物半導体層がＡｌy Ｇａ
1-y Ａｓ層（０≦ｙ≦１）である請求項１又は２記載の
半導体装置の製造方法。 - 【請求項４】 脱イオン水で水洗処理を行なう請求項
１，２又は３記載の半導体装置の製造方法。 - 【請求項５】 電解イオン水で水洗処理を行なう請求項
１，２又は３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722796A JP2765566B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722796A JP2765566B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321062A JPH09321062A (ja) | 1997-12-12 |
| JP2765566B2 true JP2765566B2 (ja) | 1998-06-18 |
Family
ID=15193761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13722796A Expired - Lifetime JP2765566B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765566B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068769A (ja) * | 2001-08-29 | 2003-03-07 | Murata Mfg Co Ltd | 電界効果トランジスタの製造方法および電界効果トランジスタ |
| JP4697650B2 (ja) * | 2003-08-29 | 2011-06-08 | 信越半導体株式会社 | 発光素子 |
| JP2015032631A (ja) * | 2013-07-31 | 2015-02-16 | 住友電気工業株式会社 | 半導体装置及びその製造方法 |
-
1996
- 1996-05-30 JP JP13722796A patent/JP2765566B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321062A (ja) | 1997-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980303 |