JP2785548B2

JP2785548B2 - 半導体メモリ

Info

Publication number: JP2785548B2
Application number: JP3279419A
Authority: JP
Inventors: 樹徳室谷
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1991-10-25
Filing date: 1991-10-25
Publication date: 1998-08-13
Anticipated expiration: 2013-08-13
Also published as: JPH05120874A; US5309399A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関し、特
に、外部から供給される電源電圧を降圧して出力する内
部降圧電源回路を内蔵した半導体メモリに関する。

【０００２】

【従来の技術】半導体メモリの大容量化は３年毎に２倍
の割合で進み、学会では既に１６メガビットＤＲＡＭの
発表が行われ、近いうちにサンプルが市場に出回ろうと
している。このような大容量化を達成するために素子の
微細化が進んでいるが、供給される電源電圧は、従来ど
うりの５Ｖのままで変更されていない。このため、微細
化された素子の信頼性の低下が問題となっている。しか
も、この素子の信頼性の低下は、消費電力の増大による
温度上昇で一層加速される恐れがある。近年、このよう
な問題を解決する手段の一つとして、外部電源電圧はそ
のままで内部動作の電圧を低くするための降圧電源回路
を内蔵する動きが起ている。

【０００３】内部動作の電圧を低くすることは、素子に
加わる電界を弱くすると同時に消費電力の低下により温
度上昇を抑えることにもなるので、信頼性を向上させる
非常に有効な手段である。しかしながら、動作電圧が低
くなると動作速度も遅くなるので、大容量化と同時に高
速化の要求も強い半導体メモリでは問題では、この方法
に全く問題がないわけではない。そこで、全ての回路を
降圧電源で動作させるのではなく、回路の一部のみを低
い電圧で動作させることによって、信頼性と高速性の両
者を満足させる方法もとられている。具体的には、蓄積
容量を増加させるために薄膜が用いられ信頼性の低下が
心配されるメモリセル部を降圧電源で動作させ、その他
の回路を外部電源で動作させる方法である。

【０００４】図３は、このような半導体メモリに内蔵さ
れる降圧電源回路の一例の特性を示すもので、横軸は外
部電源電圧を示し、縦軸は内部電源電圧を示している。
図３を参照するとこの降圧電源回路では、外部電源電圧
が内部電源電圧の設定値である３．３Ｖに達するまで
は、内部電源電圧は外部電源電圧に従って上昇する。そ
の後外部電源電圧が６Ｖになるまで、内部電源電圧は
３．３Ｖの一定電圧を保っているが、外部電源電圧が６
Ｖを超えて更に上昇すると、内部電源電圧もそれに伴な
って上昇する。

【０００５】降圧電源回路の特性が高い電圧側でこのよ
うな特性にされているのは、初期不良を取り除くスクリ
ーニングのバーンインテストを効果的に行なうためであ
る。バーンインテストは、製品を高温の環境下におき高
電圧を印加して動作させることで、不良の発生を加速さ
せ短時間に初期不良を除く方法である。ところが、前述
のような降圧電源回路によって内部回路を動作させる構
成になると、素子には降圧して得られた内部電源電圧が
印加されることになるので、バーンインテストで外部か
ら高い電圧を印加しても内部の素子にはその高い電圧が
加わらず、不良発生を加速することができなくなってし
まう。そこで、外部電源電圧を高くするバーンインテス
トの時だけ内部電源電圧を上昇させる特性を持たせてい
るのである。

【０００６】

【発明が解決しようとする課題】上述したような特性を
持つ降圧電源回路を内蔵した従来の半導体メモリは、出
荷に当って、外部から供給される電源電圧を変化させて
電源余裕を調べる電源余裕度試験を行なっても、電源余
裕度の小さいものが出荷されてしまうという不都合なこ
とが起ることがあるという問題を持っている。以下にそ
の説明を行なう。

【０００７】一般に、メモリに限らず半導体装置を出荷
するには、製品がカタログに記載された特性を満足して
いることが必要であり、出荷までにこれを保証するため
の様々な電気的試験が行われる。この時、全ての特性に
影響を与える最も重要なパラメータが電源電圧である。
通常、電源電圧が５．０Ｖ±１０％の範囲で諸特性を保
証するのが標準であるから、４．５〜５．５Ｖの電源電
圧範囲で全ての特性を満たせばよいのであるが、実際に
はこの値に安全率を見て、電源電圧が４．０〜６．０Ｖ
程度の範囲で試験が行なわれている。

【０００８】ところが、前述のような降圧電源回路を内
蔵する半導体メモリでは、外部電源電圧を変化させても
内部回路には降圧電源回路によって低くされた一定電圧
が供給されるため、実質的には内部回路の電源余裕に対
する試験にはならない。これは、製品を外部から見た場
合には非常に広く安定した電源余裕を持っていることに
なるので、製品の特性としては非常に望ましいことであ
る。しかしながら、製品を出荷する側からは困った問題
を含んでいることになる。

【０００９】つまり、降圧電源回路といえども外部の電
源電圧の変動やノイズなどの影響を受けて内部回路に供
給する電圧が変動する。特に、ノイズに対してどの様な
変化を生じるかは予測することも試験することも困難で
ある。このため、従来の試験方法では、内部回路の動作
電源余裕の小さいものが出荷されてしまう可能性があ
り、実際の使用状態においてノイズなどの影響で内部電
源電圧が変動した場合に動作不良を起してしまう恐れが
ある。

【００１０】このような問題を起さないためには、たと
え降圧電源回路によって低い一定の電圧が供給される構
成になっていても、内部回路自体としては電源電圧に対
して十分の動作余裕を持っている必要がある。そして、
動作余裕の小さいものは、出荷前の試験によって不良品
として取り除かれなくてはならない。

【００１１】このような目的に対して、従来の半導体メ
モリでは、図３に示す降圧電源回路の特性のうち低電圧
側および高電圧側の立ち上り特性を利用して、内部回路
の動作電源余裕を試験することができる。しかしなが
ら、この方法によって動作試験を実施するためには、外
部電源電圧を必要以上に高くしたり或いは低くしたりし
なければならない。例えば、降圧電源回路の特性が図３
に示すような特性であれば、３．３Ｖの降圧電源電圧に
対して３．０〜３．６Ｖの範囲で試験を行なうには、外
部電源電圧を３．０〜６．３Ｖの範囲で変化させなくて
はならないことになる。この試験条件は、外部電源電圧
で動作する回路に対しては厳しすぎる試験となってしま
うので、適当な試験条件とはいえない。

【００１２】本発明は上記のような従来の半導体メモリ
の問題点に鑑みてなされたものであって、降圧電源回路
の出力電圧を外部から制御することのできる半導体メモ
リを提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体メモリ
は、与えられた電圧から予め定められた内部電源電圧に
等しい電圧を発生し出力する基準電圧発生回路と、与え
られた電圧を分割し出力する分割回路と、電位レベルが
外部から制御される二値制御信号の電位レベルに応じ
て、前述の基準電圧発生回路の出力電圧および前述の分
割回路の出力電圧のいずれか一方を選択して出力する選
択回路と、この選択回路の出力電圧と自身の出力電圧と
を比較し、選択回路の出力電圧に等しい電圧を出力し内
部回路に供給する降圧回路とを含む降圧電源回路を有す
ることを基本としている。

【００１４】そして、アドレス入力端子に接続され、電
位レベルが外部から制御される二値制御信号によってこ
のアドレス入力端子に入力された信号を取り込み保持す
るラッチ回路を備え、上記選択回路が、前述の二値制御
信号の一方の電位レベルにおいては基準電圧発生回路の
出力電圧を選択し、制御信号の他方の電位レベルにおい
ては前述のラッチ回路に取り込まれ保持された信号によ
って分割回路のいずれか一つの分割点の電圧を選択して
出力することを特徴としている。

【００１５】

【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。始めに、本発明の理解を容易にす
るために、本発明の参考例について説明する。図１
（ａ）は、本発明の一参考例の半導体メモリにおける降
圧電源回路部分のブロック図である。

【００１６】図１（ａ）を参照すると、本参考例におけ
る降圧電源回路１は、比較の基準となる基準電圧Ｖ_ref
を発生する基準電圧源回路２と、この基準電圧源回路２
の出力電圧を入力として基準電圧Ｖ_refに等しい電圧Ｖ
_Oを出力し内部回路３に供給する降圧回路４とからなっ
ている。降圧回路４は、一例として、誤差増幅器５と、
ソース・ドレインが電源端子と出力端子６との間に接続
されゲートが誤差増幅器５の出力端に接続された出力の
Ｐ型ＭＯＳトランジスタＰ₁とからなる。そして、誤差
増幅器５の反転入力端子に入力された基準電圧Ｖ_refと
出力電圧Ｖ_Oとを比較し、比較結果によって出力のＰ型
ＭＯＳトランジスタＰ₁のゲート電圧を制御することに
より基準電圧Ｖ_refに等しい出力電圧Ｖ_Oを内部回路３
に供給する。

【００１７】基準電圧Ｖ_refの発生方法には様々な方法
があるが、その一例の回路図を図１（ｂ）に示す。図１
（ｂ）に示す基準電圧源回路２は、最も簡単なＭＯＳト
ランジスタのしきい値電圧Ｖ_tを利用したものである。
図１（ｂ）を参照すると、この基準電圧源回路２は、内
部電源電圧値に等しい電圧を発生する基準電圧発生回路
７と、この基準電圧発生回路７の出力電圧を直列接続さ
れた２つの抵抗Ｒ₁とＲ₂とで分割する分割回路８と、
基準電圧発生回路７の出力端および分割回路８の分割点
に接続された選択回路９とからなっている。

【００１８】基準電圧発生回路７は、ダイオード接続さ
れた４個のＮ型ＭＯＳトランジスタＮ₁，Ｎ₂，Ｎ₃お
よびＮ₄が直列に接続され、この直列回路に負荷として
のＰ型ＭＯＳトランジスタＰ₂が接続された構成になっ
ており、Ｎ型ＭＯＳトランジスタのしきい値電圧Ｖ_tの
整数倍の電圧を発生する。

【００１９】選択回路９は、一方の電極が基準電圧発生
回路７の出力端に接続され他方の電極が出力端１０に接
続されたスイッチンク用のＮ型ＭＯＳトランジスタＮ₅
と、一方の電極が分割回路８の分割点に接続され他方の
電極が出力端１０に接続されたスイッチング用のＮＭＯ
ＳトランジスタＮ₆とで構成されている。そして、Ｎ型
ＭＯＳトランジスタＮ₅のゲートには制御信号φ₁が入
力され、Ｎ型ＭＯＳトランジスタＮ₆のゲートには制御
信号φ₁の反転信号が入力されている。

【００２０】本参考例における降圧電源回路１は以下の
ように動作する。通常動作時には制御信号φ₁をハイレ
ベルにしておく。この時、Ｎ型ＭＯＳトランジスタＮ₅
がオン状態でありＮ型ＭＯＳトランジスタＮ₆はオフ状
態であるので、Ｎ型ＭＯＳトランジスタＮ₁，Ｎ₂，Ｎ
₃およびＮ₄のしきい値電圧で決まる電圧が基準電圧Ｖ
_refとして出力端１０に出力され、降圧回路４の誤差増
幅器５の反転端子に入力される。この結果、降圧電源回
路１からはＮ型ＭＯＳトランジスタのしきい値電圧で決
まる電圧に等しい電圧が出力され内部回路３に供給され
る。すなわち、基準電圧発生回路７の出力電圧を、この
半導体メモリの通常動作時の内部電源電圧に等しい電圧
にしておけば、内部回路３には通常動作に必要な内部電
源電圧が供給される。

【００２１】一方、試験モードで内部電源電圧を変化さ
せる場合は、制御信号φ₁のレベルをロウレベルにす
る。この時、Ｎ型ＭＯＳトランジスタＮ₅はオフ状態に
なり、Ｎ型ＭＯＳトランジスタＮ₆はオン状態になるの
で、出力端１０には分割回路８の分割点の電圧が出力さ
れ、上述したと同様にしてこの降圧電源回路１からは分
割点の電圧に等しい電圧が内部回路３に供給される。す
なわち、通常動作時の内部電源電圧よりも低い電圧が電
源電圧として内部回路３に供給される。

【００２２】半導体メモリでは、メモリセルからの微小
信号を増幅する部分が最も問題を起し易く、回路動作の
不具合はメモリセルの信号量が小さくなる低電圧側で発
生する。本参考例ではこのような場合を想定して、基準
電圧Ｖ_refを予め設定した低い電圧に変化させることに
よって低電圧での動作試験を可能にしている。

【００２３】尚、制御信号φ₁の加え方にもいろいろな
方法が考えられるが、空きピンを制御信号ピンとして用
いるのが最も簡単である。

【００２４】次に、本発明の実施例について説明する。
図２は、本発明の一実施例における基準電圧源回路の構
成を示す回路図である。前述した参考例では、変更でき
る電圧が一種類であり、予め設定された固定値であるの
で、ユーザの要求に応じてより広いマージンを確保した
いというような場合には、きめ細かな対応が不可能であ
る。又、製品特性の技術的な評価では、内部回路の本質
的な電源余裕がどの程度であるかというような詳細なデ
ータが必要である。本実施例は、このような要求にも応
じられるように、外部から複数の電圧を設定することが
できる構成になっている。

【００２５】本実施例では参考例と異なり、複数の内部
電源電圧を設定するために外部からの制御信号も複数必
要となる。参考例では制御信号φ₁の加え方として空ピ
ンを利用する方法を述べたが、本実施例のように複数の
制御信号が必要になってくると、メモリを収納するパッ
ケージの種類によっては必要なだけの空ピンを得ること
ができないことがある。そこで、本実施例では、空ピン
ではなく本来のメモリの制御ピンであるアドレス入力ピ
ンを利用する。

【００２６】図２を参照すると、本実施例が参考例と異
なっているのは、分割回路８０と選択回路９０である。
本実施例の分割回路８０では、外部から与えられる電源
電圧Ｖ_CCが（ｎ＋２）個の抵抗Ｒ₁〜Ｒ_n2で分割されて
いる。（ｎ＋１）個の分割点のそれぞれと出力端１０と
の間には、選択回路９０を構成するスイッチング用のＮ
型ＭＯＳトランジスタＮ₆₀〜Ｎ_6nが接続されている。一
方、（ｎ＋１）個のアドレス入力端子１１のそれぞれに
は、このアドレス入力端子１１へのアドレス信号Ａ₀〜
Ａ_nを入力とするラッチ回路１２が接続され、それぞれ
のラッチ回路１２からの出力信号が、スイッチング用Ｎ
型ＭＯＳトランジスタＮ₆₀〜Ｎ_6nのゲートに入力されて
いる。各ラッチ回路１２の信号取り込み動作は、制御信
号φ₁ によって制御される。尚、制御信号φ₁は、基準
電圧発生回路７の出力端とこの基準電圧源回路の出力端
１０との間に設けられているスイッチング用のＮ型ＭＯ
ＳトランジスタＮ₅のゲートにも入力されている。

【００２７】本実施例では、所望の内部降圧電源電圧値
を次のようにして設定する。すなわち、電源投入後のメ
モリへリード・ライト動作を開始する前の初期状態の時
に、設定したい内部電源電圧値に応じて、アドレス入力
端子１１に信号を入力する。アドレス入力端子１１への
信号は制御信号φ₁によってラッチ回路１２に取り込ま
れ保持されるので、アドレス入力端子１１はこの後、本
来のアドレス入力端子として使用することができる。出
力端１０には、ラッチ回路１２からの出力信号を受けた
スイッチング用Ｎ型ＭＯＳトランジスタＮ₆₀〜Ｎ_6nのい
ずれか一つが導通することによって、分割回路８０のう
ちの一つの分割点の電圧が出力される。

【００２８】

【発明の効果】以上説明したように、本発明の半導体メ
モリにおける降圧電源回路は、与えられた電圧を分割
し、この分割点に接続された選択回路を外部からの制御
信号で制御することによって、分割された電圧のなかか
ら一つを選択する構成になっている。このことにより、
本発明によれば、半導体メモリに内蔵された降圧電源回
路の出力電圧を外部からの制御信号で制御して、少なく
とも一種類以上の内部電源電圧を得ることができる。

【００２９】このことは、高速であることと大容量であ
ることとを要求される半導体メモリにおいては、技術的
特性評価の段階で内部回路の真の動作電源余裕度を把握
することによって、メモリの特性や信頼性を向上させる
のに大きな利点となる。又、製品の出荷に際して動作電
源余裕度の小さい製品を予め排除することによって、市
場での動作不良発生を防止するのに大きな効果をもたら
すものである。

【図面の簡単な説明】

【図１】分図（ａ）は、本発明の一参考例の半導体メモ
リにおける降圧電源回路部分の構成を示すブロック図で
ある。分図（ｂ）は、分図（ａ）における基準電圧源回
路の回路図である。

【図２】本発明の一実施例の半導体メモリにおける降圧
電源回路部分の構成を示すブロック図である。

【図３】従来の半導体メモリに内蔵される降圧電源回路
の外部電源電圧ー内部電源電圧特性を示す図である。

【符号の説明】

１降圧電源回路２基準電圧源回路３内部回路４降圧回路５誤差増幅器６出力端子７基準電圧発生回路８，８０分割回路９，９０選択回路１０出力端１１アドレス入力端子１２ラッチ回路

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ１１Ｃ 11/34 ３４１Ｄ

Claims

(57)【特許請求の範囲】

【請求項１】与えられた電圧から予め定められた内部
電源電圧に等しい電圧を発生し出力する基準電圧発生回
路と、与えられた電圧を分割する分割回路と、アドレス入力端子に接続され、電位レベルが外部から制
御される二値制御信号によって前記アドレス入力端子に
入力された信号を取り込み保持するラッチ回路と、前記二値制御信号の一方の電位レベルにおいては前記基
準電圧発生回路の出力電圧を選択し、前記制御信号の他
方の電位レベルにおいては前記ラッチ回路に取り込まれ
保持された信号よって前記分割回路のいずれか一つの分
割点の電圧を選択して出力する選択回路と、自身の出力電圧と前記選択回路の出力電圧とを比較し、
前記選択回路の出力電圧に等しい電圧を出力し内部回路
に供給する降圧回路と、を含む降圧電源回路を有するこ
とを特徴とする半導体メモリ。