JP4822572B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4822572B2 JP4822572B2 JP24858099A JP24858099A JP4822572B2 JP 4822572 B2 JP4822572 B2 JP 4822572B2 JP 24858099 A JP24858099 A JP 24858099A JP 24858099 A JP24858099 A JP 24858099A JP 4822572 B2 JP4822572 B2 JP 4822572B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- supply node
- node
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、安定した電源を供給することができる構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置の構成について、図２０を用いて説明する。図２０に示される半導体記憶装置９０００は、メモリセルを含む内部回路群９９０と内部クロックを発生する同期回路９９５とを備える。同期回路９９５は、動作開始のトリガに応じて駆動し、内部回路群９９０における動作タイミングを決定する内部クロックを発生する。同期回路９９５は、たとえばＰＬＬ回路等から構成される。
【０００３】
図２０に示されるように、同期回路９９５と内部回路群９９０とは、電源９００を共有しており、同期回路９９５および内部回路群９９０はともに、電源９００から受ける電源電圧と接地電圧ＧＮＤとを動作電圧として動作する。
【０００４】
【発明が解決しようとする課題】
ところで、同期回路９９５が高精度な同期動作を行なうためには、動作電圧の安定が必要とされる。
【０００５】
しかしながら、内部回路群が動作すると電流消費に伴いノイズが発生し、電源電圧が揺れてしまう。したがって、従来の半導体記憶装置９０００の構成では、内部動作に伴い、内部クロックの精度が損われるという問題があった。
【０００６】
また、内部回路群に不良があると、同様に電源電圧や信号電圧が揺れてしまう。したがって、同一チップ内の回路のみならず、同一配線で接続される他の装置に対しても内部回路群の不良に伴う影響を抑える必要がある。
【０００７】
したがって、本発明は係る問題を解決するためになされたものでありその目的は、安定した電源電圧を供給することにより高周波動作時においても動作マージンの大きい半導体記憶装置を提供することにある。
【０００８】
また、本発明のさらなる目的は、不良による影響を抑えて、同一配線で接続される機器の安定した動作を保証することができる半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
この発明の一つの局面に従う半導体記憶装置は、メモリセルアレイを含む内部回路と、第１電圧供給ノードと、第２電圧供給ノードと、第３電圧供給ノードと、第１電圧供給ノードから受ける動作電圧と第２電圧供給ノードから受ける動作電圧とに基づき動作し、内部回路の動作タイミングを決定する内部クロックを発生する同期回路と、第１電圧供給ノードと第３電圧供給ノードとに電圧を供給する第１電源と、第１電源から第３電圧供給ノードに電圧を供給する降圧回路と、内部回路と第２電圧供給ノードとに第１電源より低い電圧を供給する第２電源と、第１電圧供給ノードの電圧および第２電圧供給ノードの電圧を安定化させる電圧安定化回路とを備える。内部回路は、第３電圧供給ノードからの動作電圧を受ける。電圧安定化回路は、第１電圧供給ノードの電圧の変化を検出する検出回路と、検出回路の出力に応じて、第１電源から第１電圧供給ノードに電圧を供給する回路と、第２電源と第１電圧供給ノードとの間に設けられ、クロックイネーブル信号がＨレベルの間、第１電圧供給ノードから第２電源にダミー電流を流すダミー電流発生回路と、第２電圧供給ノードと第２電源との間のインピーダンスを高くする高インピーダンス素子と、第１電圧供給ノードと第２電圧供給ノードとの間に設けられ、第１電圧供給ノードの電圧と第２電圧供給ノードの電圧とを同方向に変化させる電圧変化回路とを含む。
【００１３】
好ましくは、ダミー電流発生回路は、第１電圧供給ノードと第２電源との間に設けられるトランジスタを含む。
【００２１】
【発明の実施の形態】
以下、本発明に係る構成について図を用いて説明する。なお、同一または相当部分には同一記号を付しその説明を省略する。
【００２２】
［実施の形態１］
本発明の実施の形態１に係る半導体記憶装置の構成について、図１を用いて説明する。図１は、高精度の内部クロックを発生させるための回路構成を示している。図１に示される半導体記憶装置は、同期回路１０１、内部回路群１０２、遅回路１０３およびワンショットパルス発生回路１０４を備える。
【００２３】
同期回路１０１は、ＰＬＬ回路（Phase lock loop）、ＤＬＬ回路（Delay lock loop）等で構成される。同期回路１０１は、動作開始のトリガ（ＳＤＲＡＭにおけるチップ活性化時にＨレベルになるクロックイネーブル信号ＣＫＥ）により起動し、初期化パルスにより初期化された後に参照クロック（たとえば、外部クロック）に応じて内部クロックを発生する。
【００２４】
遅延回路１０３は、動作開始のトリガを遅延して出力する。ワンショットパルス発生回路１０４は、遅延回路１０３の出力に応答してワンショットの初期化パルスを発生する。図２に示されるように、電源電圧ＶＣＣが時刻ｔ０においてＬレベルからＨレベルに立上がると、動作開始のトリガとなるクロックイネーブル信号ＣＫＥが時刻ｔ１においてＨレベルに立上がる。これを受けて、１ショットの初期化パルスが発生する。初期化パルスの投入後から、同期回路１０１における同期動作が始まり、内部クロックが発生する。
【００２５】
図１を参照して、同期回路１０１と内部回路群１０２とは、電源１００と接地電源（接地電圧）ＧＮＤとの間に配置されている。簡単のため、電源１００については、電源側と、接地電源については、ＧＮＤ側と記す。内部回路群１０２は、メモリセルアレイ、メモリセルアレイの動作を制御する回路、または入出力バッファ等で構成される。
【００２６】
同期回路１０１と内部回路群１０２との対応関係の一例を、図１８を用いて説明する。 図１８に示されるＳＤＲＡＭは、外部クロックｅｘｔ．ＣＬＫを取込み内部クロックを出力するクロックバッファ１１０１、クロックバッファ１１０１の出力に基づき外部制御信号（たとえば、ロウアドレスストローブ信号／ＲＡＳ等）を取込むコントロール信号バッファ１１０２、クロックバッファ１１０１の出力に基づきアドレス信号Ａを取込むアドレスバッファ１１０３、クロックバッファ１１０１の出力に基づき、コントロール信号バッファ１１０２の出力およびアドレスバッファ１０３の出力に応じてメモリセルを選択するコントロール回路１１０４、複数のメモリセルを含むメモリセルアレイ１１０５、データ入出力ピンＤＱと接続され、選択されたメモリセルからデータを読出し、または選択されたメモリセルへ書込むデータを外部から受ける入出力バッファ１１０６、および外部クロックを受けて所望の位相でＨ／Ｌを繰返す内部クロックＣＬＫを発生する内部クロック信号発生回路１１１０を備える。記号ＶＣＣ、ＶＳＳは、電源ピンを表わしている。入出力バッファ１１０６は、内部クロックＣＬＫを基準に動作する。内部クロック信号発生回路１１１０は、ＰＬＬ回路またはＤＬＬ回路で構成される。図１に示す同期回路１０１は、たとえば、内部クロック信号発生回路１１１０に対応している。
【００２７】
図１を参照して、同期回路１０１の電源側（電圧供給ノードＮＡ）には、差動アンプ１０５とＰＭＯＳトランジスタ１０６とを含むＶＤＣ回路（ＶＤＣ：voltage down converter；電圧降下回路）２００を配置する。ＶＤＣ回路２００を介して、ノードＮＡから同期回路１０１に内部電圧を供給する。
【００２８】
ＰＭＯＳトランジスタ１０６は、電源１００とノードＮＡとの間に接続される。差動アンプ１０５の正の入力端子は、ノードＮＡと接続され、負の入力端子には基準電圧ｖｒｅｆを供給する。差動アンプ１０５は、クロックイネーブル信号ＣＫＥに応答して活性化し、電源１００から供給される電圧に基づき動作する。ＰＭＯＳトランジスタ１０６は、差動アンプ１０５の出力に応じて導通する。
【００２９】
同期回路１０１のＧＮＤ側（電圧供給ノードＮＢ）には、インピーダンスを発生させるためのＮＭＯＳトランジスタ１０９を配置する。ＮＭＯＳトランジスタ１０９は、接地電源ＧＮＤとノードＮＢとの間に接続され、ゲートに電源電圧が供給されている。
【００３０】
ノードＮＡとノードＮＢとの間には、同期回路１０１に供給される電圧を安定化するために容量１０７を配置する。容量１０７は、平行平板容量、ＭＯＳ容量、接合容量、もしくはＤＲＡＭに対応するメモリセル容量等が考えられる。
【００３１】
ノードＮＡと接地電源ＧＮＤとの間には、ダミー電流を流すためのＰＭＯＳトランジスタ１０８を配置する。ＰＭＯＳトランジスタ１０８は、クロックイネーブル信号を反転した反転クロックイネーブル信号／ＣＫＥに応じて導通する。
【００３２】
内部回路群１０２の電源側（電圧供給ノードＮＣ）には、差動アンプ１１０とＰＭＯＳトランジスタ１１１とを含むＶＤＣ回路２１０を配置する。ＶＤＣ回路２１０を介して、ノードＮＣから内部回路群１０２に内部電圧を供給する。
【００３３】
ＰＭＯＳトランジスタ１１１は、電源１００とノードＮＣとの間に接続される。差動アンプ１１０の正の入力端子は、ノードＮＣと接続され、負の入力端子には、基準電圧ｖｒｅｆを供給する。ＰＭＯＳトランジスタ１１１は、差動アンプ１１０の出力に応じて導通する。ノードＮＣと接地電源ＧＮＤとの間には、容量１１２を配置する。
【００３４】
このように、電源側にＶＤＣ回路２００、２１０を配置することにより、電圧供給ノードＮＡの電圧が、内部回路群１０２の動作に伴い発生するノイズに連動して振動することを防止する。これにより、同期回路１０１に対して安定した電圧供給を行なうことが可能となる。
【００３５】
ノードＮＡにノイズがのった場合であっても、同期回路１０１の電源側とＧＮＤ側との間に配置された容量１０７のカップリング効果で、ノードＮＡの電圧とノードＮＢの電圧とを同方向に変化させることができる。すなわち、同期回路１０１の動作電圧（ノードＮＡとＮＢとの間の電圧）が一定に保たれることになる。
【００３６】
さらに、ダミー電流を流すための経路（ＰＭＯＳトランジスタ１０８の存在）を設けることにより、ノードＮＡの電圧を発生するための差動アンプ１０５の動作が安定する。ノイズに対して差動アンプ１０５が安定した動作を行なうことが可能となる。
【００３７】
同期回路１０１は、クロックイネーブル信号ＣＫＥがＨレベルになるチップ活性期間に動作する。このため、クロックイネーブル信号ＣＫＥに応じてダミー電流を流し、クロックイネーブル信号ＣＫＥがＬレベルの間（パワーダウン時）には、ダミー電流をカットして消費電流の低減化を図る。このため、ＰＭＯＳトランジスタ８のゲート電極には、反転クロックイネーブル信号／ＣＫＥを供給する。
【００３８】
ＧＮＤ側にも同様にノイズがのること考えられる。このため、オン状態のＮＭＯＳトランジスタ１０９を配置する。このようなオン抵抗を利用することにより、ノイズがノードＮＢにのることを防止する。ＮＭＯＳトランジスタ１０９により、ノードＮＢのインピーダンスを高くなる。これにより、容量１０７によるカップリング効果が生じる。
【００３９】
本発明の実施の形態１における他の構成例について、図３を用いて説明する。図３に示す構成では、電源１００とＶＤＣ回路２００との間に配置される、ゲート電極に接地電圧ＧＮＤを受けるＰＭＯＳトランジスタ１１３を含む。
【００４０】
ＶＤＣ回路２００に電圧を供給する電源１００に対して、ＰＭＯＳトランジスタ１１３のオン抵抗を利用したフィルタを配置する。一方、ＶＤＣ回路２００は、同期回路１０１用の電源に対するフィルタとしての役割を果たしている。
【００４１】
これにより、電源１００とノードＮＡとの間に２つのフィルタがシリアルに配置される構成となる。この結果、高周波動作時のノイズはもとより、広い周波数領域でのノイズをカットすることが可能となる。
【００４２】
［実施の形態２］
本発明の実施の形態２における半導体記憶装置の構成について、図４を用いて説明する。チップをパッケージングした後においては、テスト系回路に対して新たな電源を供給するための入力ピンを別途設けることが困難である。そこで、本発明の実施の形態２においては、通常使用のピン（テストモード以外で使用するピン）をテスト系回路の電源ピンとする。なお、本発明の実施の形態２における同期回路１０１は、ＤＬＬ回路等で構成され、同期回路１０１の出力する内部クロックが、テストモードにのみ使用される（以下、同期回路１０１の出力を、内部テストクロックと記す）。
【００４３】
同期回路１０１の電源側には、ＶＤＣ回路２００、容量１１８およびＰＭＯＳトランジスタ１１４を配置する。本発明の実施の形態２においては、ＶＤＣ回路２００に含まれる差動アンプ１０５は、テストモード信号ＴＥＳＴに応じて動作する。ＰＭＯＳトランジスタ１０６は、ノードＮＡとＰＭＯＳトランジスタ１１４の一方の導通端子との間に接続される。容量１１８は、ノードＮＡと接地電圧ＧＮＤとの間に接続される。
【００４４】
ＰＭＯＳトランジスタ１１４は、信号Ａを受ける信号入力ピンＰＡとＰＭＯＳトランジスタ１０６との間に接続される。ＰＭＯＳトランジスタ１１４は、テストモード信号ＴＥＳＴを反転したテストモード信号／ＴＥＳＴに応じて導通する。
【００４５】
同期回路１０１のＧＮＤ側には、ＰＭＯＳトランジスタ１１６を配置する。ＮＭＯＳトランジスタ１１６は、ノードＮＢと信号入力ピンＰＢとの間に接続され、テストモード信号ＴＥＳＴに応じて導通する。
【００４６】
図４に示す構成においては、同期回路１０１は、テストモード信号ＴＥＳＴがＨレベル（ある特定のテストモード）になると動作し、内部テストクロックを出力する。
【００４７】
信号入力ピンＰＡに対して設けられる回路１１５は、テストモード信号／ＴＥＳＴに応じて信号Ａを取込み、内部信号を出力する。信号入力ピンＰＢに対して設けられる回路１１７は、テストモード信号／ＴＥＳＴに応じて信号Ｂを取込み、内部信号を出力する。内部回路郡１０２は、通常動作モードでは、当該内部信号に応じて動作する。なお、内部回路群１０２に対する電源構成は、実施の形態１で説明したとおりである。
【００４８】
信号入力ピンＰＡには、通常モードでは、通常の内部信号系（回路１１５）に対する信号Ａを与え、テストモードでは、電源電圧レベルの信号Ａを与える。信号入力ピンＰＢには、通常モードでは、通常の内部信号系（回路１１７）に対する信号Ｂを与え、テストモードでは、接地電圧レベルの信号Ｂを与える。
【００４９】
これにより、信号入力ピンＰＡ、ＰＢを、テスト系回路である同期回路１０１の電源ピンとして使用できる。この際、内部信号については、必要であれば、内部で発生させる。または、当該テストモードにおいては使用しない内部信号に対応するピンを電源ピンとして使用する。
【００５０】
同期回路１０１と内部回路群１０２との対応関係の一例を、図１９を用いて説明する。図１９に示される半導体記憶装置は、外部との電気的インターフェイスを取るロジック回路ブロック１１２０と、当該ロジック回路ブロック１１２０と信号の送受信を行なうメモリセルアレイ１１２６を含むメモリコア部１１２２とが同一基板上に形成されている。ロジック回路ブロック１１２０は、複数の外部ピンＰ０〜Ｐｎを介して図示しない装置と信号の送受信を行なう。メモリコア部１１２２は、メモリセルアレイ１１２６、データ入出力回路１１２８、ロジック回路ブロック１１２０から受ける信号に基づき、メモリセルアレイ１１２６およびデータ入出力回路１１２８の動作を制御するコントローラ１１２４、および内部クロック信号発生回路１１３０を備える。内部クロック信号発生回路１１３０は、テストモードにおいて内部テストクロックを発生する。たとえば、コントローラ１１２４やデータ入出力回路１１２８は、テストモードにおいては、当該内部クロック信号発生回路１１３０の出力する内部テストクロックを基準に動作する。
【００５１】
メモリセルアレイ１１２６に対するテストモードにおいては、ロジック回路ブロック１１２０側への信号入力が不要になる。たとえば、一旦データを書込んだ後であれば、データを入力するピンは不要になる。この際、ロジック回路ブロック１１２０側の信号供給は停止できる。そこで、通常モードにおいてロジック回路ブロック１１２０の回路動作に使用する信号入力ピンＰ０、Ｐ１を、テストモードではメモリコア部１１２２に含まれる内部テストクロックを発生させる内部クロック信号発生回路１１３０の電源ピンとして使用する。
【００５２】
なお、同期回路１０１に対する電源構成は、同期回路１０１のみならずテストモードにのみ動作させるあらゆるテスト系回路に対して適用できる。
【００５３】
このように、テストモードで使用しない通常使用ピンをテスト系回路の電源ピンとすることで、テスト系回路における電源ピンを専用化することができる。この結果、テスト系回路の動作が安定するため、特に同期回路においては、高精度な同期動作が実現されることになる。
【００５４】
［実施の形態３］
同一ボードに搭載した複数個の半導体記憶装置を同時にテストする並列テストについて説明する。図５は、複数のチップを同一ボード上に搭載してテストする並列テストについて説明するための概略図である。記号Ｌ０♯０〜Ｌ０♯２は信号線を、記号Ｌ１♯０〜Ｌ１♯２、Ｌ２♯０〜Ｌ２♯２は電源線をそれぞれ示している。
【００５５】
複数のチップを同一ボード上に搭載して並列テストを行なう場合、複数のチップは、電源や信号（ロウアドレスストローブ信号ＲＡＳ等）を共有する。図５においては、代表的に、複数のチップ１２０♯０〜１２０♯１１が、信号線と電源線とを共有する場合を示している。
【００５６】
信号線Ｌ０♯０〜Ｌ０♯２は互いに結合関係にあり、同一の信号を各チップに伝送する。電源線Ｌ１♯０〜Ｌ１♯２は、互いに結合状態にあり、同一レベルの電圧を各チップに供給する。同じく、電源線Ｌ２♯０〜Ｌ２♯２は、互いに結合関係にあり、同一レベルの電圧を各チップに供給する。
【００５７】
このような並列テストにおいて、一部のチップに欠陥が存在した場合、当該チップから信号線や電源線に流れ込むリーク電流のために、共有する電源線の電圧が低下し、または共有する信号線の電圧レベルが低下する。このような電圧レベルの変化は、テスト結果に影響を及ぼしてしまう。すなわち、正確な試験を行なうことができなくなる。
【００５８】
そこで、図６に示されるように、各チップごとに異常電流（リーク電流）の発生に対する処置を行なうための回路を設ける。ここで、図６に示される本発明の実施の形態３における回路構成について説明する。
【００５９】
ノードＮＣの電圧と所定の電圧（図６においては、ｖｒｅｆ／２）とを比較する比較器１２７を配置する。ＶＤＣ回路２１０の差動アンプ１１０は、比較器１２７の出力ノードＮＸとクロックイネーブル信号ＣＫＥとを受けるＡＮＤ回路１２８の出力に応じて動作させる。
【００６０】
ノードＮＣには、ＶＤＣ回路１３０を配置する。ＶＤＣ回路１３０は、差動アンプ１３１とＰＭＯＳトランジスタ１３２とを含む。差動アンプ１３１の正の入力端子はノードＮＣと接続され、負の入力端子には基準電圧ｖｒｅｆを供給する。ＰＭＯＳトランジスタ１３２は、電源とノードＮＣとの間に接続され、差動アンプ１３１の出力に応じて導通する。ＶＤＣ回路１３０は、予め、内部回路群１０２に供給できる電流量を制限できるように構成されている。
【００６１】
ＶＤＣ回路２００の差動アンプ１０５は、ノードＮＸとテストモード信号ＴＥＳＴとを受けるＡＮＤ回路１２４の出力に応じて動作させる。
【００６２】
図５に示す配置で、複数個の図６に示すチップに対して並列テストを実施する際には、まず待機時に、ＶＤＣ回路１３０をオンし、通常動作用のＶＤＣ回路２００、２１０をオフしておく。なお、ここでいう待機時とは、並列テスト開始後であってチップ活性化前を意味する。
【００６３】
チップが正常な場合、ＶＤＣ回路１３０は内部電圧を正常に供給できる。したがって、ノードＮＣの電圧と所定の電圧ｖｒｅｆ／２との比較により、ノードＮＸがＨレベルになる。この結果、チップを活性化すると、通常動作用のＶＤＣ回路２１０がオンする。また、特定のテストモードに入ると（ＴＥＳＴがＨレベル）、ＶＤＣ回路２００がオンして同期回路１０１が起動する。
【００６４】
ところが、内部回路群１０２に不良がありリーク電流が発生すると、ＶＤＣ回路１３０は当該リーク電流を補うだけの電流を供給できない。したがって、ノードＮＣの電圧が低下する。ノードＮＣの電圧と所定の電圧ｖｒｅｆ／２との比較により、ノードＮＸの電圧がＬレベルになる。すなわち、リーク電流の発生が検出される。
【００６５】
リーク電流が検出された場合には、チップを活性化しても、ＶＤＣ回路２１０はオンせず、内部回路群１０２は起動しない。また、特定のテストモードに入っても（ＴＥＳＴがＨレベル）、ＶＤＣ回路２００がオンせず同期回路１０１が起動しない。
【００６６】
したがって、並列テストの際、不良チップについては、ＶＤＣ回路２１０とＶＤＣ回路２００とがオフする。これにより、電源線や信号線を共有する他のチップにリーク電流の発生による影響を防止することができる。
【００６７】
リーク電流の発生の有無を外部に出力する場合には、通常の径路から受けるデータ(メモリセルから読出したデータ)と、リーク電流の発生の有無（比較器１２７の出力）を示すノードＮＸの信号とをラッチするように出力ラッチ１２２を構成する。これにより、出力ラッチ１２２のデータを受ける出力バッファ１２３を介して、リーク電流の発生の有無が、外部に出力される。
【００６８】
比較器１２７における判定レベルをｖｒｅｆ／２として説明したが、当該レベルはこれに限られず任意に設定することが可能である。比較器１２７での判定レベル用の電圧は、外部から入力してもよいし、内部において任意のレベルを発生してもよい。
【００６９】
なお、ＶＤＣ回路１３０の構成は、図６に示されたものに限られず、図７に示す構成であってもよい。図７では、ＶＤＣ回路１３０に代わりに、ＰＭＯＳトランジスタ１３６および１３７を含むＶＤＣ回路１３５を配置する。ＰＭＯＳトランジスタ１３６は、電源とチップ外部からの入力を受けるノードとの間に接続され、ＰＭＯＳトランジスタ１３７は、電源とノードＮＣとの間に接続される。ＰＭＯＳトランジスタ1３６および１３７のゲートは、チップ外部からの信号を受ける。ＰＭＯＳトランジスタ1３６および１３７は、カレントミラー回路を構成している。このように構成することにより、リーク電流をチェックするためのチェック電流値を外部入力により替えることが可能となる。
【００７０】
図６および図７におけるＶＤＣ回路１３０、１３５は、リーク電流検出のため専用に設ける。なお、チップ上に存在する通常のスタンバイ用の小電流供給用のＶＤＣ回路を、リーク電流検出のために流用することも可能である。
【００７１】
図８にスタンバイ用の小電流供給用のＶＤＣ回路を利用した一例を示す。図８に示す回路は、ノードＮＣに差動アンプ１３１と、回路１４１、１４４とを含む。
【００７２】
回路１４１は、外部から設定切替信号に応じて導通するＰＭＯＳトランジスタ１４２、および差動アンプ１３１の出力に応じて導通するＰＭＯＳトランジスタ１４３を含む。ＰＭＯＳトランジスタ１４２およびＰＭＯＳトランジスタ１４３は、電源とノードＮＣとの間に直列に接続される。
【００７３】
回路１４４は、外部から設定切替信号に応じて導通するＰＭＯＳトランジスタ１４５、および差動アンプ１３１の出力に応じて導通するＰＭＯＳトランジスタ１４６を含む。ＰＭＯＳトランジスタ１４５およびＰＭＯＳトランジスタ１４６は、電源とノードＮＣとの間に直列に接続される。
【００７４】
設定切替信号に応じて、回路１４１、１４４を選択的に起動させることで、ノードＮＣへの供給能力を切替える。
【００７５】
リーク電流が発生すると、内部電圧を保持するための電流供給が不足し、内部電圧が低下する。このときの内部電圧の変化は、図９に示すように、あるチェック電流値を境に急激に変化する。したがって、当該チェック電流値を適切に設定することにより不良チップを容易に検出することが可能となる。
【００７６】
なお、上述した構成では、待機時に検出された内部電圧の低下により、チップ活性化時（特定のタイミング）においてもＶＤＣ回路２００、２１０が動作しないように構成している。しかし、これ限定されず、所定のテストモードにおいて当該検出を行ない、この検出結果をラッチし、これに従ってチップ活性化時にＶＤＣ回路をオンさせないように構成してもよい。
【００７７】
たとえば、図１０に示すように、差動アンプ１３１を特定のテストモードを指定するテストモード信号ＩＴＳＴに応じて動作させる。ここでのテストモードとは、並列テストでのテストモードとは別に、電流チェック用のテストするためのモードを意味する。
【００７８】
また、図１１は、比較器１２７の出力をラッチするための回路構成を示す図である。図１１に示す構成では、比較器１２７に対して、スイッチ１５０、インバータ１５１、ＮＡＮＤ回路１５２およびインバータ１５３を配置する。スイッチ１５０は、テストモード信号ＩＴＳＴに応じてオンし、インバータ１５１およびＮＡＮＤ回路１５２から構成されるラッチ回路と比較器１２７の出力とを接続する。ラッチ回路を構成するＮＡＮＤ回路１５２は、リセット信号ＲＥＳＥＴに応じてリセットされる。インバータ１５３は、ラッチ回路の出力を反転する。インバータ１５３の出力に応じて、ＶＤＣ回路に含まれる差動アンプを動作させるようにする。
【００７９】
このように本発明の実施の形態３における半導体記憶装置によれば、不良チップのリーク電流を検出し、リーク電流の流出を防止することができる。このため、特に、並列テストにおいて同一チップ上に配置される他のチップの動作が保証される。
【００８０】
［実施の形態４］
本発明の実施の形態４による半導体記憶装置の概要について図１２〜図１５を用いて説明する。なお、以下の説明において、先頭に記号“／”が付された信号は、当該“／”を付さない信号を反転した信号であるものとする。
【００８１】
図１２に示されるように、本発明の実施の形態４における半導体記憶装置は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）を含むメモリコア部１０００とロジック回路ブロック１００１とを備える。メモリコア部１０００とロジック回路ブロック１００１とは、同一チップ１００２上に形成される。なお、図示しないが、ＳＲＡＭ、ゲートアレイ、ＦＰＧＡ、不揮発性ＲＡＭ、ＲＯＭ等も搭載される。
【００８２】
図１３に示されるように、ロジック回路ブロック１００１とメモリコア部１０００とは、接続ノード２ａ〜２ｍを介して信号の送受信を行なう。ロジック回路ブロック１００１からＤＲＡＭに対して、コマンド、アドレス、データが送信され、これに従って、ＤＲＡＭ側からロジック回路ブロック１００１にデータが送信される。
【００８３】
ロジック回路ブロック１００１は、ピン１ａから外部クロック信号ＣＬＫを、ピン１ｂからコマンドＣＭＤを、ピン１ｄから基準電圧ｖｒｅｆを受ける。また、ピン１ｃを用いてデータＤＡＴＡの入出力を行なう。
【００８４】
ロジック回路ブロック１００１は、入力信号に論理処理を施し、メモリコア部１０００に対応する信号を出力する。なお、ピン１ｄで受ける基準電圧ｖｒｅｆは、そのままノード２ｍに出力される。
【００８５】
図１４に示されるように、メモリコア部１０００には、接続ノード２ａ〜２ｋを介して以下に示す信号が供給される。ノード２ａから、クロック信号ＣＬＫ、／ＣＬＫが供給される。ノード２ｂから、クロックイネーブル信号ＣＫＥが供給される。ノード２ｃからは、制御信号である、ワード線の活性化を示す信号ＲＯＷＡ、ワード線のリセット（プリチャージ）に関連する信号ＰＣ、コラム系回路のリード動作に関連する信号ＲＥＡＤ、コラム系回路のライト動作に関連する信号ＷＲＩＴＥ、オートプリチャージ動作を指示する信号ＡＰＣ、リフレッシュ動作に関連する信号ＲＥＦ、ならびにセルフリフレッシュモードに関する信号ＳＲＩおよびＳＷＯが供給される。
【００８６】
最大で信号ＲＯＷＡ、信号ＰＣ、信号ＲＥＡＤ、信号ＷＲＩＴＥの合計４コマンドを同時に発することが可能である。
【００８７】
ノード２ｄから、アクトバンク信号ＡＢ０〜ＡＢ７が供給される。アクトバンク信号は、ロウ系およびコラム系のそれぞれのアクセスにおいて、アクセス対象となるバンクを指定する。ノード２ｅから、プリチャージバンク信号ＰＢ０〜ＰＢ７が供給される。ノード２ｆから、リードバンク信号ＲＢ０〜ＲＢ７が供給され、ノード２ｇから、ライトバンク信号ＷＢ０〜ＷＢ７が供給される。
【００８８】
ノード２ｈから、アクトアドレス信号ＡＡ０〜ＡＡ１０が供給され、ノード２ｉから、リードアドレス信号ＲＡ０〜ＲＡ５が供給され、ノード２ｊから、ライトアドレス信号ＷＡ０〜ＷＡ５が供給される。
【００８９】
ノード２ｋからは、入力データＤＩ０〜ＤＩ５１１が供給される。なお、メモリコア部１０００から出力される出力データＤＱ０〜ＤＱ５１１は、ノード２ｌを介してロジック回路ブロック１００１に送信される。
【００９０】
メモリコア部１０００は、バッファ３ａ〜３ｌ、モードデコーダ４、アクトバンクラッチ５ｄ、プリチャージバンクラッチ５ｅ、リードバンクラッチ５ｆ、ライトバンクラッチ５ｇ、ロウアドレスラッチ５ｈ、リードアドレスラッチ５ｉ、ライトアドレスラッチ５ｊ、セルフリフレッシュタイマ６、リフレッシュアドレスカウンタ７、マルチプレクサ８、プリデコーダ９、１０、１１、モードレジスタ１２、基準電圧制御回路１３および同期回路１４を含む。
【００９１】
バッファ３ａは、クロック信号ＣＬＫ、／ＣＬＫを受けて内部クロック信号ｉｎｔ．ＣＬＫ、／ｉｎｔ．ＣＬＫを出力する。バッファ３ｃ〜３ｋのそれぞれは、基準電圧制御回路１３から基準電圧ｖｒｅｆの供給を受ける。バッファ３ｂは、クロックイネーブル信号ＣＫＥを受ける。バッファ３ｃは、バッファ３ｂの出力に応じて動作し、ノード２ｃで受ける制御信号を取込む。モードデコーダ４は、バッファ３ｃの出力を受けて、内部制御信号（信号ＲＯＷＡ、信号ＣＯＬＡ、信号ＰＣ、信号ＲＥＡＤ、信号ＷＲＩＴＥ、信号ＡＰＣおよび信号ＳＲ等）を出力する。
【００９２】
アクトバンクラッチ５ｄは、バッファ３ｄを介してアクトバンク信号ＡＢ０〜ＡＢ７をラッチする。プリチャージバンクラッチ５ｅは、バッファ３ｅを介して、プリチャージバンク信号ＰＢ０〜ＰＢ７をラッチする。リードバンクラッチ５ｆは、バッファ３ｆを介して、リードバンク信号ＲＢ０〜ＲＢ７をラッチする。ライトバンクラッチ５ｇは、バッファ３ｇを介してライトバンク信号ＷＢ０〜ＷＢ７をラッチする。ロウアドレスラッチ５ｈは、バッファ３ｈを介してアクトアドレス信号ＡＡ０〜ＡＡ１０をラッチする。リードアドレスラッチ５ｉは、バッファ３ｉを介してリードアドレス信号ＲＡ０〜ＲＡ５をラッチする。ライトアドレスラッチ５ｊは、バッファ３ｊを介してライトアドレス信号ＷＡ０〜ＷＡ５をラッチする。
【００９３】
バッファ３ｋは、入力データＤＩ０〜ＤＩ５１１を取込む。バッファ３ｌは、データ入出力回路１５から出力されるデータを取込み、ノード２ｌに出力する。
【００９４】
セルフリフレッシュタイマ６は、モードデコーダ４から出力される信号ＳＲを受けて動作を開始する。リフレッシュアドレスカウンタ７はセルフリフレッシュタイム６の指示に従い、リフレッシュ動作を行なうためのアドレスを発生する。マルチプレクサ８は、通常動作ではロウアドレスラッチ５ｈの出力を、セルフリフレッシュ動作ではリフレッシュアドレスカウンタ７の出力を出力する。プリデコーダ９は、マルチプレクサ８から受けるロウアドレスをデコードする。プリデコーダ１０は、リードアドレスラッチ５ｉから受けるコラムアドレスをデコードする。プリデコーダ１１は、ライトアドレスラッチ５ｊから受けるコラムアドレスをデコードする。モードレジスタ１２は、ロウアドレスラッチ５ｈの出力に応じて、所定の動作モードに対応する情報を（たとえば、バースト長に対応するデータ等）を保持する。
【００９５】
グローバルデータバスＧＩＯ１は、メモリ部２０から読出されるデータをデータ入出力回路１５に伝送する。グローバルデータバスＧＩＯ２は、データ入出力回路１５で受ける入力データをメモリ部２０に伝送する。
【００９６】
メモリ部２０は、図１５に示されるように、バンクＢＡＮＫ０〜ＢＡＮＫ７に分割されている。各バンクは、行列状に配置される複数のメモリセルと、行に対応して配置された複数のワード線と、列に対応して配置される複数のビット線とを含む。メモリセルは、情報を電荷の形で蓄積するメモリセルキャパシタと、ゲート電極が対応するワード線と接続され、一方の導通端子が対応するビット線と接続され、他方の導通端子がメモリセルキャパシタと接続されるメモリセルトランジスタとで構成される。
【００９７】
バンクのそれぞれに対して、ロウデコーダ２１およびコラムデコーダ２２を配置する。ロウデコーダ２１は、プリデコーダ９の出力に応答して対応するロウ方向の選択を行なう。コラムデコーダ２２は、プリデコーダ１０および１１の出力に応答して、対応するコラム方向の選択を行なう。
【００９８】
バンクＢＡＮＫ０〜ＢＡＮＫ７は、Ｉ／Ｏポート２３を介してグローバルデータバスＧＩＯ１、ＧＩＯ２とデータの受渡しを行なう。
【００９９】
各バンクは、バンクアドレスにより制御される。バンクアドレスは、それぞれのコマンドに対応して存在する。たとえば、信号ＲＯＷＡとアクトバンク信号ＡＢｎ（ｎ＝０〜７）とにより、対応するバンクのワード線が活性化される。信号ＰＣとプリチャージバンク信号ＰＢｎ（ｎ＝０〜７）とにより、対応するバンクのワード線がリセットされる。信号ＲＥＡＤとリードバンク信号ＲＢｎ（ｎ＝０〜７）とにより、対応するバンクのセンスアンプからデータがリードされる。また、信号ＷＲＩＴＥとライトバンク信号ＷＢｎ（ｎ＝０〜７）とにより、対応するバンクのセンスアンプにデータがライトされる。
【０１００】
ここで、基準電圧制御回路１３と同期回路１４との関係を説明する。同期回路１４は、ＰＬＬ回路等で構成されている。同期回路１４は、テストモードにおいて内部テストクロックを発生する。
【０１０１】
メモリコア部１０００は、テストモードにおいては、たとえば、バッファ３ａの出力する内部クロックｉｎｔ．ＣＬＫに代わり当該内部テストクロックを基準に動作する。または、一部の回路（データ入出力回路１５）が、内部クロックｉｎｔ．ＣＬＫに代わり当該内部テストクロックを基準に動作する。
【０１０２】
図１６に示されるように、基準電圧制御回路１３は、ｖｒｅｆ発生回路４０と切換回路４１とを含む。ｖｒｅｆ発生回路４０は、テストモード信号ＴＥＳＴに応じて基準電圧を発生する。
【０１０３】
テストモードにおいては、切替回路４１は、ピン１ｄ（ノード２ｍ）と同期回路１４に電圧を供給するための電源線Ｌ３とを接続し、バッファ３ｃ〜３ｋに基準電圧を供給する内部ｖｒｅｆ配線Ｌ４とｖｒｅｆ発生回路４０の出力ノードとを電気的に接続する。通常モードにおいては、切替回路４１は、ピン１ｄと内部ｖｒｅｆ配線Ｌ４とを電気的に接続する。
【０１０４】
通常モードにおいては、ピン１ｄ（外部）から入力される基準電圧ｖｒｅｆが入力バッファ３ｃ〜３ｋのスレッショルド電圧を決定する。この際、テスト系回路である同期回路１４は停止状態にある。テストモードにおいては、ピン１ｄは、同期回路１４に電源電圧を供給するためのピンとして使用する。この際、バッファに対しては、内部で発生した基準電圧を供給する。
【０１０５】
基準電圧制御回路１３の具体例を図１７を用いて説明する。切替回路４１は、ＮＭＯＳトランジスタ３０、３１および３２で構成する。ＮＭＯＳトランジスタ３０および３２のそれぞれは、ゲートにテストモード信号ＴＥＳＴを受け、ＮＭＯＳトランジスタ３１は、ゲートにテストモード信号／ＴＥＳＴを受ける。
【０１０６】
ＮＭＯＳトランジスタ３０は、内部ｖｒｅｆ配線Ｌ４とｖｒｅｆ発生回路４０の出力ノードとの間に配置する。ＮＭＯＳトランジスタ３２は、ピン１ｄ（ノード２ｍ）と電源線Ｌ３との間に配置する。ＮＭＯＳトランジスタ３１は、ピン１ｄ（ノード２ｍ）と内部ｖｒｅｆ配線Ｌ４との間に配置する。ｖｒｅｆ発生回路４０は、テストモード信号ＴＥＳＴに応じて、所定の基準電圧を発生する。
【０１０７】
内部ｖｒｅｆ配線Ｌ４の電圧は、テストモード信号ＴＥＳＴがＨレベルになると、ｖｒｅｆ発生回路４０の出力する信号に応じて変化し、テストモード信号ＴＥＳＴがＬレベルになる通常モードでは、ピン１ｄで受ける基準電圧ｖｒｅｆに応じて変化する。
【０１０８】
電源線Ｌ３の電圧は、テストモード信号ＴＥＳＴがＨレベルになると、ピン１ｄで受ける電圧に応じて変化する。
【０１０９】
このように構成することにより、テスト系回路（同期回路）に対する電源電圧供給のための入力ピンを別途確保することなく、通常時に使用するピン１ｄを電源電圧を供給するためのピンとして使用することができる。この結果、テスト系回路に対し、安定した電源を供給することが可能となる。
【０１１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
このように、この発明の実施の形態に係る半導体記憶装置によれば、同期回路と内部回路とが同一電源を使用する場合であっても、電源ノイズを取除き同期回路に安定した動作電圧を供給する回路を配置することにより、高精度な同期動作が保証される。
【０１１２】
また、この発明の実施の形態に係る半導体記憶装置によれば、同期回路に内部電圧を供給する電源側とＧＮＤ側との間にダミー電流を流す。これにより、電源側に配置した動作電圧の変化を検出する検出回路（差動アンプ）の動作が安定する。
【０１１３】
また、この発明の実施の形態に係る半導体記憶装置によれば、ＧＮＤ側に高インピーダンス成分を配置することにより、接地電圧にノイズがのることを防止する。
【０１１４】
また、この発明の実施の形態に係る半導体記憶装置によれば、電源側とＧＮＤ側とを同方向に変化させることにより、同期回路の動作電圧を一定に保つことが可能となる。
【０１１５】
また、この発明の実施の形態に係る半導体記憶装置によれば、電源と同期回路との間にフィルタをシリアルに接続することになる。この結果、より安定した動作電圧を同期回路に供給することができる。
【０１１６】
さらに、この発明の実施の形態に係る半導体記憶装置によれば、内部回路に発生する異常電流（リーク電流）を検出して、ピンと内部回路とを非接続にする。これにより、リーク電流による外部装置への影響を抑えることができる。
【０１１７】
この発明の実施の形態に係る半導体記憶装置によれば、リーク電流の検出結果に基づき、動作電圧の供給を停止することができる。これにより、同一の電源線を使用する他のチップの動作を保証することができる。
【０１１８】
さらに、この発明の実施の形態に係る半導体記憶装置によれば、通常モードで使用するピンをテストモードにおける同期回路の電源ピンとして使用する。たとえば、複数のチップが同一の信号線や電源線により、同一の信号や電圧供給を受けている場合において、いずれか１のチップにおいてリーク電流が発生した場合には、不良チップに含まれる回路の起動を停止させることにより、信号線または電源線の電圧レベルの低下を防止することが可能となる。
【０１１９】
この発明の実施の形態に係る半導体記憶装置によれば、電源側とＧＮＤ側にそれぞれ電圧を供給するための制御回路を設ける。これにより、テストモードにおいて、同期回路に動作電圧を安定して供給することができる。
【０１２０】
この発明の実施の形態に係る半導体記憶装置によれば、テストモードにおいては、通常使用ピンから受ける信号に代わって内部で発生した信号を用いることにより、ピンから受ける入力を電源電圧として同期回路に供給することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体記憶装置の主要部の構成について説明するための図である。
【図２】 同期回路１０１の動作を説明するためのタイミングチャートである。
【図３】 本発明の実施の形態１における半導体記憶装置の主要部の他の構成例について説明するための図である。
【図４】 本発明の実施の形態２における半導体記憶装置の主要部の構成について説明するための図である。
【図５】 複数のチップを同一ボード上に搭載してテストする並列テストについて説明するための概略図である。
【図６】 本発明の実施の形態３における半導体記憶装置の主要部の構成について説明するための図である。
【図７】 本発明の実施の形態３における半導体記憶装置の主要部の他の構成例について説明するための図である。
【図８】 リーク電流検出用の回路の他の構成例について説明するための図である。
【図９】 正常チップおよび不良チップのそれぞれにおける、チェック電流と内部電圧との関係を示す図である。
【図１０】 リーク電流検出用の回路の他の構成例を示す図である。
【図１１】 比較器１２７の出力をラッチするための回路構成を示す図である。
【図１２】 本発明の実施の形態４における半導体記憶装置について説明するための図である。
【図１３】 図１２に示すロジック回路ブロック１００１について説明するための図である。
【図１４】 図１２に示すメモリコア部１０００の構成の一例を示す図である。
【図１５】 メモリ部２０の構成について説明するための図である。
【図１６】 基準電圧制御回路１３の構成の概要を示す図である。
【図１７】 基準電圧制御回路１３の構成の一例を示す図である。
【図１８】 同期回路１０１と内部回路群１０２との対応関係の一例を示す図である。
【図１９】 同期回路１０１と内部回路群１０２との対応関係の一例を示す図である。
【図２０】 従来の半導体記憶装置における電源について説明するための図である。
【符号の説明】
１ａ〜１ｄ 外部端子、２ａ〜２ｍ 入力ピン、３ａ〜３ｌ バッファ、４ モードデコーダ、６ セルフリフレッシュタイマ、７ リフレッシュアドレスカウンタ、８ マルチプレクサ、９，１０，１１ プリデコーダ、１２ モードレジスタ、１３ 基準電圧制御回路、１４ 同期回路、１５ データ入出力回路、２０ メモリ部、２１ ロウデコーダ、２２ コラムデコーダ、２３ Ｉ／Ｏポート、４０ ｖｒｅｆ発生回路、４１ 切替回路、１３０，２００，２１０ ＶＤＣ回路、１０１ 同期回路、１０２ 内部回路群、１０３ 遅延回路、１０４ワンショットパルス発生回路、１０７ 容量、１０６，１０８，１１１ ＰＭＯＳトランジスタ、１０９ ＮＭＯＳトランジスタ、１００ 電源、１０５，１１０ 差動アンプ、１０００ メモリコア部、１００１ ロジック回路ブロック。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、安定した電源を供給することができる構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置の構成について、図２０を用いて説明する。図２０に示される半導体記憶装置９０００は、メモリセルを含む内部回路群９９０と内部クロックを発生する同期回路９９５とを備える。同期回路９９５は、動作開始のトリガに応じて駆動し、内部回路群９９０における動作タイミングを決定する内部クロックを発生する。同期回路９９５は、たとえばＰＬＬ回路等から構成される。
【０００３】
図２０に示されるように、同期回路９９５と内部回路群９９０とは、電源９００を共有しており、同期回路９９５および内部回路群９９０はともに、電源９００から受ける電源電圧と接地電圧ＧＮＤとを動作電圧として動作する。
【０００４】
【発明が解決しようとする課題】
ところで、同期回路９９５が高精度な同期動作を行なうためには、動作電圧の安定が必要とされる。
【０００５】
しかしながら、内部回路群が動作すると電流消費に伴いノイズが発生し、電源電圧が揺れてしまう。したがって、従来の半導体記憶装置９０００の構成では、内部動作に伴い、内部クロックの精度が損われるという問題があった。
【０００６】
また、内部回路群に不良があると、同様に電源電圧や信号電圧が揺れてしまう。したがって、同一チップ内の回路のみならず、同一配線で接続される他の装置に対しても内部回路群の不良に伴う影響を抑える必要がある。
【０００７】
したがって、本発明は係る問題を解決するためになされたものでありその目的は、安定した電源電圧を供給することにより高周波動作時においても動作マージンの大きい半導体記憶装置を提供することにある。
【０００８】
また、本発明のさらなる目的は、不良による影響を抑えて、同一配線で接続される機器の安定した動作を保証することができる半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
この発明の一つの局面に従う半導体記憶装置は、メモリセルアレイを含む内部回路と、第１電圧供給ノードと、第２電圧供給ノードと、第３電圧供給ノードと、第１電圧供給ノードから受ける動作電圧と第２電圧供給ノードから受ける動作電圧とに基づき動作し、内部回路の動作タイミングを決定する内部クロックを発生する同期回路と、第１電圧供給ノードと第３電圧供給ノードとに電圧を供給する第１電源と、第１電源から第３電圧供給ノードに電圧を供給する降圧回路と、内部回路と第２電圧供給ノードとに第１電源より低い電圧を供給する第２電源と、第１電圧供給ノードの電圧および第２電圧供給ノードの電圧を安定化させる電圧安定化回路とを備える。内部回路は、第３電圧供給ノードからの動作電圧を受ける。電圧安定化回路は、第１電圧供給ノードの電圧の変化を検出する検出回路と、検出回路の出力に応じて、第１電源から第１電圧供給ノードに電圧を供給する回路と、第２電源と第１電圧供給ノードとの間に設けられ、クロックイネーブル信号がＨレベルの間、第１電圧供給ノードから第２電源にダミー電流を流すダミー電流発生回路と、第２電圧供給ノードと第２電源との間のインピーダンスを高くする高インピーダンス素子と、第１電圧供給ノードと第２電圧供給ノードとの間に設けられ、第１電圧供給ノードの電圧と第２電圧供給ノードの電圧とを同方向に変化させる電圧変化回路とを含む。
【００１３】
好ましくは、ダミー電流発生回路は、第１電圧供給ノードと第２電源との間に設けられるトランジスタを含む。
【００２１】
【発明の実施の形態】
以下、本発明に係る構成について図を用いて説明する。なお、同一または相当部分には同一記号を付しその説明を省略する。
【００２２】
［実施の形態１］
本発明の実施の形態１に係る半導体記憶装置の構成について、図１を用いて説明する。図１は、高精度の内部クロックを発生させるための回路構成を示している。図１に示される半導体記憶装置は、同期回路１０１、内部回路群１０２、遅回路１０３およびワンショットパルス発生回路１０４を備える。
【００２３】
同期回路１０１は、ＰＬＬ回路（Phase lock loop）、ＤＬＬ回路（Delay lock loop）等で構成される。同期回路１０１は、動作開始のトリガ（ＳＤＲＡＭにおけるチップ活性化時にＨレベルになるクロックイネーブル信号ＣＫＥ）により起動し、初期化パルスにより初期化された後に参照クロック（たとえば、外部クロック）に応じて内部クロックを発生する。
【００２４】
遅延回路１０３は、動作開始のトリガを遅延して出力する。ワンショットパルス発生回路１０４は、遅延回路１０３の出力に応答してワンショットの初期化パルスを発生する。図２に示されるように、電源電圧ＶＣＣが時刻ｔ０においてＬレベルからＨレベルに立上がると、動作開始のトリガとなるクロックイネーブル信号ＣＫＥが時刻ｔ１においてＨレベルに立上がる。これを受けて、１ショットの初期化パルスが発生する。初期化パルスの投入後から、同期回路１０１における同期動作が始まり、内部クロックが発生する。
【００２５】
図１を参照して、同期回路１０１と内部回路群１０２とは、電源１００と接地電源（接地電圧）ＧＮＤとの間に配置されている。簡単のため、電源１００については、電源側と、接地電源については、ＧＮＤ側と記す。内部回路群１０２は、メモリセルアレイ、メモリセルアレイの動作を制御する回路、または入出力バッファ等で構成される。
【００２６】
同期回路１０１と内部回路群１０２との対応関係の一例を、図１８を用いて説明する。 図１８に示されるＳＤＲＡＭは、外部クロックｅｘｔ．ＣＬＫを取込み内部クロックを出力するクロックバッファ１１０１、クロックバッファ１１０１の出力に基づき外部制御信号（たとえば、ロウアドレスストローブ信号／ＲＡＳ等）を取込むコントロール信号バッファ１１０２、クロックバッファ１１０１の出力に基づきアドレス信号Ａを取込むアドレスバッファ１１０３、クロックバッファ１１０１の出力に基づき、コントロール信号バッファ１１０２の出力およびアドレスバッファ１０３の出力に応じてメモリセルを選択するコントロール回路１１０４、複数のメモリセルを含むメモリセルアレイ１１０５、データ入出力ピンＤＱと接続され、選択されたメモリセルからデータを読出し、または選択されたメモリセルへ書込むデータを外部から受ける入出力バッファ１１０６、および外部クロックを受けて所望の位相でＨ／Ｌを繰返す内部クロックＣＬＫを発生する内部クロック信号発生回路１１１０を備える。記号ＶＣＣ、ＶＳＳは、電源ピンを表わしている。入出力バッファ１１０６は、内部クロックＣＬＫを基準に動作する。内部クロック信号発生回路１１１０は、ＰＬＬ回路またはＤＬＬ回路で構成される。図１に示す同期回路１０１は、たとえば、内部クロック信号発生回路１１１０に対応している。
【００２７】
図１を参照して、同期回路１０１の電源側（電圧供給ノードＮＡ）には、差動アンプ１０５とＰＭＯＳトランジスタ１０６とを含むＶＤＣ回路（ＶＤＣ：voltage down converter；電圧降下回路）２００を配置する。ＶＤＣ回路２００を介して、ノードＮＡから同期回路１０１に内部電圧を供給する。
【００２８】
ＰＭＯＳトランジスタ１０６は、電源１００とノードＮＡとの間に接続される。差動アンプ１０５の正の入力端子は、ノードＮＡと接続され、負の入力端子には基準電圧ｖｒｅｆを供給する。差動アンプ１０５は、クロックイネーブル信号ＣＫＥに応答して活性化し、電源１００から供給される電圧に基づき動作する。ＰＭＯＳトランジスタ１０６は、差動アンプ１０５の出力に応じて導通する。
【００２９】
同期回路１０１のＧＮＤ側（電圧供給ノードＮＢ）には、インピーダンスを発生させるためのＮＭＯＳトランジスタ１０９を配置する。ＮＭＯＳトランジスタ１０９は、接地電源ＧＮＤとノードＮＢとの間に接続され、ゲートに電源電圧が供給されている。
【００３０】
ノードＮＡとノードＮＢとの間には、同期回路１０１に供給される電圧を安定化するために容量１０７を配置する。容量１０７は、平行平板容量、ＭＯＳ容量、接合容量、もしくはＤＲＡＭに対応するメモリセル容量等が考えられる。
【００３１】
ノードＮＡと接地電源ＧＮＤとの間には、ダミー電流を流すためのＰＭＯＳトランジスタ１０８を配置する。ＰＭＯＳトランジスタ１０８は、クロックイネーブル信号を反転した反転クロックイネーブル信号／ＣＫＥに応じて導通する。
【００３２】
内部回路群１０２の電源側（電圧供給ノードＮＣ）には、差動アンプ１１０とＰＭＯＳトランジスタ１１１とを含むＶＤＣ回路２１０を配置する。ＶＤＣ回路２１０を介して、ノードＮＣから内部回路群１０２に内部電圧を供給する。
【００３３】
ＰＭＯＳトランジスタ１１１は、電源１００とノードＮＣとの間に接続される。差動アンプ１１０の正の入力端子は、ノードＮＣと接続され、負の入力端子には、基準電圧ｖｒｅｆを供給する。ＰＭＯＳトランジスタ１１１は、差動アンプ１１０の出力に応じて導通する。ノードＮＣと接地電源ＧＮＤとの間には、容量１１２を配置する。
【００３４】
このように、電源側にＶＤＣ回路２００、２１０を配置することにより、電圧供給ノードＮＡの電圧が、内部回路群１０２の動作に伴い発生するノイズに連動して振動することを防止する。これにより、同期回路１０１に対して安定した電圧供給を行なうことが可能となる。
【００３５】
ノードＮＡにノイズがのった場合であっても、同期回路１０１の電源側とＧＮＤ側との間に配置された容量１０７のカップリング効果で、ノードＮＡの電圧とノードＮＢの電圧とを同方向に変化させることができる。すなわち、同期回路１０１の動作電圧（ノードＮＡとＮＢとの間の電圧）が一定に保たれることになる。
【００３６】
さらに、ダミー電流を流すための経路（ＰＭＯＳトランジスタ１０８の存在）を設けることにより、ノードＮＡの電圧を発生するための差動アンプ１０５の動作が安定する。ノイズに対して差動アンプ１０５が安定した動作を行なうことが可能となる。
【００３７】
同期回路１０１は、クロックイネーブル信号ＣＫＥがＨレベルになるチップ活性期間に動作する。このため、クロックイネーブル信号ＣＫＥに応じてダミー電流を流し、クロックイネーブル信号ＣＫＥがＬレベルの間（パワーダウン時）には、ダミー電流をカットして消費電流の低減化を図る。このため、ＰＭＯＳトランジスタ８のゲート電極には、反転クロックイネーブル信号／ＣＫＥを供給する。
【００３８】
ＧＮＤ側にも同様にノイズがのること考えられる。このため、オン状態のＮＭＯＳトランジスタ１０９を配置する。このようなオン抵抗を利用することにより、ノイズがノードＮＢにのることを防止する。ＮＭＯＳトランジスタ１０９により、ノードＮＢのインピーダンスを高くなる。これにより、容量１０７によるカップリング効果が生じる。
【００３９】
本発明の実施の形態１における他の構成例について、図３を用いて説明する。図３に示す構成では、電源１００とＶＤＣ回路２００との間に配置される、ゲート電極に接地電圧ＧＮＤを受けるＰＭＯＳトランジスタ１１３を含む。
【００４０】
ＶＤＣ回路２００に電圧を供給する電源１００に対して、ＰＭＯＳトランジスタ１１３のオン抵抗を利用したフィルタを配置する。一方、ＶＤＣ回路２００は、同期回路１０１用の電源に対するフィルタとしての役割を果たしている。
【００４１】
これにより、電源１００とノードＮＡとの間に２つのフィルタがシリアルに配置される構成となる。この結果、高周波動作時のノイズはもとより、広い周波数領域でのノイズをカットすることが可能となる。
【００４２】
［実施の形態２］
本発明の実施の形態２における半導体記憶装置の構成について、図４を用いて説明する。チップをパッケージングした後においては、テスト系回路に対して新たな電源を供給するための入力ピンを別途設けることが困難である。そこで、本発明の実施の形態２においては、通常使用のピン（テストモード以外で使用するピン）をテスト系回路の電源ピンとする。なお、本発明の実施の形態２における同期回路１０１は、ＤＬＬ回路等で構成され、同期回路１０１の出力する内部クロックが、テストモードにのみ使用される（以下、同期回路１０１の出力を、内部テストクロックと記す）。
【００４３】
同期回路１０１の電源側には、ＶＤＣ回路２００、容量１１８およびＰＭＯＳトランジスタ１１４を配置する。本発明の実施の形態２においては、ＶＤＣ回路２００に含まれる差動アンプ１０５は、テストモード信号ＴＥＳＴに応じて動作する。ＰＭＯＳトランジスタ１０６は、ノードＮＡとＰＭＯＳトランジスタ１１４の一方の導通端子との間に接続される。容量１１８は、ノードＮＡと接地電圧ＧＮＤとの間に接続される。
【００４４】
ＰＭＯＳトランジスタ１１４は、信号Ａを受ける信号入力ピンＰＡとＰＭＯＳトランジスタ１０６との間に接続される。ＰＭＯＳトランジスタ１１４は、テストモード信号ＴＥＳＴを反転したテストモード信号／ＴＥＳＴに応じて導通する。
【００４５】
同期回路１０１のＧＮＤ側には、ＰＭＯＳトランジスタ１１６を配置する。ＮＭＯＳトランジスタ１１６は、ノードＮＢと信号入力ピンＰＢとの間に接続され、テストモード信号ＴＥＳＴに応じて導通する。
【００４６】
図４に示す構成においては、同期回路１０１は、テストモード信号ＴＥＳＴがＨレベル（ある特定のテストモード）になると動作し、内部テストクロックを出力する。
【００４７】
信号入力ピンＰＡに対して設けられる回路１１５は、テストモード信号／ＴＥＳＴに応じて信号Ａを取込み、内部信号を出力する。信号入力ピンＰＢに対して設けられる回路１１７は、テストモード信号／ＴＥＳＴに応じて信号Ｂを取込み、内部信号を出力する。内部回路郡１０２は、通常動作モードでは、当該内部信号に応じて動作する。なお、内部回路群１０２に対する電源構成は、実施の形態１で説明したとおりである。
【００４８】
信号入力ピンＰＡには、通常モードでは、通常の内部信号系（回路１１５）に対する信号Ａを与え、テストモードでは、電源電圧レベルの信号Ａを与える。信号入力ピンＰＢには、通常モードでは、通常の内部信号系（回路１１７）に対する信号Ｂを与え、テストモードでは、接地電圧レベルの信号Ｂを与える。
【００４９】
これにより、信号入力ピンＰＡ、ＰＢを、テスト系回路である同期回路１０１の電源ピンとして使用できる。この際、内部信号については、必要であれば、内部で発生させる。または、当該テストモードにおいては使用しない内部信号に対応するピンを電源ピンとして使用する。
【００５０】
同期回路１０１と内部回路群１０２との対応関係の一例を、図１９を用いて説明する。図１９に示される半導体記憶装置は、外部との電気的インターフェイスを取るロジック回路ブロック１１２０と、当該ロジック回路ブロック１１２０と信号の送受信を行なうメモリセルアレイ１１２６を含むメモリコア部１１２２とが同一基板上に形成されている。ロジック回路ブロック１１２０は、複数の外部ピンＰ０〜Ｐｎを介して図示しない装置と信号の送受信を行なう。メモリコア部１１２２は、メモリセルアレイ１１２６、データ入出力回路１１２８、ロジック回路ブロック１１２０から受ける信号に基づき、メモリセルアレイ１１２６およびデータ入出力回路１１２８の動作を制御するコントローラ１１２４、および内部クロック信号発生回路１１３０を備える。内部クロック信号発生回路１１３０は、テストモードにおいて内部テストクロックを発生する。たとえば、コントローラ１１２４やデータ入出力回路１１２８は、テストモードにおいては、当該内部クロック信号発生回路１１３０の出力する内部テストクロックを基準に動作する。
【００５１】
メモリセルアレイ１１２６に対するテストモードにおいては、ロジック回路ブロック１１２０側への信号入力が不要になる。たとえば、一旦データを書込んだ後であれば、データを入力するピンは不要になる。この際、ロジック回路ブロック１１２０側の信号供給は停止できる。そこで、通常モードにおいてロジック回路ブロック１１２０の回路動作に使用する信号入力ピンＰ０、Ｐ１を、テストモードではメモリコア部１１２２に含まれる内部テストクロックを発生させる内部クロック信号発生回路１１３０の電源ピンとして使用する。
【００５２】
なお、同期回路１０１に対する電源構成は、同期回路１０１のみならずテストモードにのみ動作させるあらゆるテスト系回路に対して適用できる。
【００５３】
このように、テストモードで使用しない通常使用ピンをテスト系回路の電源ピンとすることで、テスト系回路における電源ピンを専用化することができる。この結果、テスト系回路の動作が安定するため、特に同期回路においては、高精度な同期動作が実現されることになる。
【００５４】
［実施の形態３］
同一ボードに搭載した複数個の半導体記憶装置を同時にテストする並列テストについて説明する。図５は、複数のチップを同一ボード上に搭載してテストする並列テストについて説明するための概略図である。記号Ｌ０♯０〜Ｌ０♯２は信号線を、記号Ｌ１♯０〜Ｌ１♯２、Ｌ２♯０〜Ｌ２♯２は電源線をそれぞれ示している。
【００５５】
複数のチップを同一ボード上に搭載して並列テストを行なう場合、複数のチップは、電源や信号（ロウアドレスストローブ信号ＲＡＳ等）を共有する。図５においては、代表的に、複数のチップ１２０♯０〜１２０♯１１が、信号線と電源線とを共有する場合を示している。
【００５６】
信号線Ｌ０♯０〜Ｌ０♯２は互いに結合関係にあり、同一の信号を各チップに伝送する。電源線Ｌ１♯０〜Ｌ１♯２は、互いに結合状態にあり、同一レベルの電圧を各チップに供給する。同じく、電源線Ｌ２♯０〜Ｌ２♯２は、互いに結合関係にあり、同一レベルの電圧を各チップに供給する。
【００５７】
このような並列テストにおいて、一部のチップに欠陥が存在した場合、当該チップから信号線や電源線に流れ込むリーク電流のために、共有する電源線の電圧が低下し、または共有する信号線の電圧レベルが低下する。このような電圧レベルの変化は、テスト結果に影響を及ぼしてしまう。すなわち、正確な試験を行なうことができなくなる。
【００５８】
そこで、図６に示されるように、各チップごとに異常電流（リーク電流）の発生に対する処置を行なうための回路を設ける。ここで、図６に示される本発明の実施の形態３における回路構成について説明する。
【００５９】
ノードＮＣの電圧と所定の電圧（図６においては、ｖｒｅｆ／２）とを比較する比較器１２７を配置する。ＶＤＣ回路２１０の差動アンプ１１０は、比較器１２７の出力ノードＮＸとクロックイネーブル信号ＣＫＥとを受けるＡＮＤ回路１２８の出力に応じて動作させる。
【００６０】
ノードＮＣには、ＶＤＣ回路１３０を配置する。ＶＤＣ回路１３０は、差動アンプ１３１とＰＭＯＳトランジスタ１３２とを含む。差動アンプ１３１の正の入力端子はノードＮＣと接続され、負の入力端子には基準電圧ｖｒｅｆを供給する。ＰＭＯＳトランジスタ１３２は、電源とノードＮＣとの間に接続され、差動アンプ１３１の出力に応じて導通する。ＶＤＣ回路１３０は、予め、内部回路群１０２に供給できる電流量を制限できるように構成されている。
【００６１】
ＶＤＣ回路２００の差動アンプ１０５は、ノードＮＸとテストモード信号ＴＥＳＴとを受けるＡＮＤ回路１２４の出力に応じて動作させる。
【００６２】
図５に示す配置で、複数個の図６に示すチップに対して並列テストを実施する際には、まず待機時に、ＶＤＣ回路１３０をオンし、通常動作用のＶＤＣ回路２００、２１０をオフしておく。なお、ここでいう待機時とは、並列テスト開始後であってチップ活性化前を意味する。
【００６３】
チップが正常な場合、ＶＤＣ回路１３０は内部電圧を正常に供給できる。したがって、ノードＮＣの電圧と所定の電圧ｖｒｅｆ／２との比較により、ノードＮＸがＨレベルになる。この結果、チップを活性化すると、通常動作用のＶＤＣ回路２１０がオンする。また、特定のテストモードに入ると（ＴＥＳＴがＨレベル）、ＶＤＣ回路２００がオンして同期回路１０１が起動する。
【００６４】
ところが、内部回路群１０２に不良がありリーク電流が発生すると、ＶＤＣ回路１３０は当該リーク電流を補うだけの電流を供給できない。したがって、ノードＮＣの電圧が低下する。ノードＮＣの電圧と所定の電圧ｖｒｅｆ／２との比較により、ノードＮＸの電圧がＬレベルになる。すなわち、リーク電流の発生が検出される。
【００６５】
リーク電流が検出された場合には、チップを活性化しても、ＶＤＣ回路２１０はオンせず、内部回路群１０２は起動しない。また、特定のテストモードに入っても（ＴＥＳＴがＨレベル）、ＶＤＣ回路２００がオンせず同期回路１０１が起動しない。
【００６６】
したがって、並列テストの際、不良チップについては、ＶＤＣ回路２１０とＶＤＣ回路２００とがオフする。これにより、電源線や信号線を共有する他のチップにリーク電流の発生による影響を防止することができる。
【００６７】
リーク電流の発生の有無を外部に出力する場合には、通常の径路から受けるデータ(メモリセルから読出したデータ)と、リーク電流の発生の有無（比較器１２７の出力）を示すノードＮＸの信号とをラッチするように出力ラッチ１２２を構成する。これにより、出力ラッチ１２２のデータを受ける出力バッファ１２３を介して、リーク電流の発生の有無が、外部に出力される。
【００６８】
比較器１２７における判定レベルをｖｒｅｆ／２として説明したが、当該レベルはこれに限られず任意に設定することが可能である。比較器１２７での判定レベル用の電圧は、外部から入力してもよいし、内部において任意のレベルを発生してもよい。
【００６９】
なお、ＶＤＣ回路１３０の構成は、図６に示されたものに限られず、図７に示す構成であってもよい。図７では、ＶＤＣ回路１３０に代わりに、ＰＭＯＳトランジスタ１３６および１３７を含むＶＤＣ回路１３５を配置する。ＰＭＯＳトランジスタ１３６は、電源とチップ外部からの入力を受けるノードとの間に接続され、ＰＭＯＳトランジスタ１３７は、電源とノードＮＣとの間に接続される。ＰＭＯＳトランジスタ1３６および１３７のゲートは、チップ外部からの信号を受ける。ＰＭＯＳトランジスタ1３６および１３７は、カレントミラー回路を構成している。このように構成することにより、リーク電流をチェックするためのチェック電流値を外部入力により替えることが可能となる。
【００７０】
図６および図７におけるＶＤＣ回路１３０、１３５は、リーク電流検出のため専用に設ける。なお、チップ上に存在する通常のスタンバイ用の小電流供給用のＶＤＣ回路を、リーク電流検出のために流用することも可能である。
【００７１】
図８にスタンバイ用の小電流供給用のＶＤＣ回路を利用した一例を示す。図８に示す回路は、ノードＮＣに差動アンプ１３１と、回路１４１、１４４とを含む。
【００７２】
回路１４１は、外部から設定切替信号に応じて導通するＰＭＯＳトランジスタ１４２、および差動アンプ１３１の出力に応じて導通するＰＭＯＳトランジスタ１４３を含む。ＰＭＯＳトランジスタ１４２およびＰＭＯＳトランジスタ１４３は、電源とノードＮＣとの間に直列に接続される。
【００７３】
回路１４４は、外部から設定切替信号に応じて導通するＰＭＯＳトランジスタ１４５、および差動アンプ１３１の出力に応じて導通するＰＭＯＳトランジスタ１４６を含む。ＰＭＯＳトランジスタ１４５およびＰＭＯＳトランジスタ１４６は、電源とノードＮＣとの間に直列に接続される。
【００７４】
設定切替信号に応じて、回路１４１、１４４を選択的に起動させることで、ノードＮＣへの供給能力を切替える。
【００７５】
リーク電流が発生すると、内部電圧を保持するための電流供給が不足し、内部電圧が低下する。このときの内部電圧の変化は、図９に示すように、あるチェック電流値を境に急激に変化する。したがって、当該チェック電流値を適切に設定することにより不良チップを容易に検出することが可能となる。
【００７６】
なお、上述した構成では、待機時に検出された内部電圧の低下により、チップ活性化時（特定のタイミング）においてもＶＤＣ回路２００、２１０が動作しないように構成している。しかし、これ限定されず、所定のテストモードにおいて当該検出を行ない、この検出結果をラッチし、これに従ってチップ活性化時にＶＤＣ回路をオンさせないように構成してもよい。
【００７７】
たとえば、図１０に示すように、差動アンプ１３１を特定のテストモードを指定するテストモード信号ＩＴＳＴに応じて動作させる。ここでのテストモードとは、並列テストでのテストモードとは別に、電流チェック用のテストするためのモードを意味する。
【００７８】
また、図１１は、比較器１２７の出力をラッチするための回路構成を示す図である。図１１に示す構成では、比較器１２７に対して、スイッチ１５０、インバータ１５１、ＮＡＮＤ回路１５２およびインバータ１５３を配置する。スイッチ１５０は、テストモード信号ＩＴＳＴに応じてオンし、インバータ１５１およびＮＡＮＤ回路１５２から構成されるラッチ回路と比較器１２７の出力とを接続する。ラッチ回路を構成するＮＡＮＤ回路１５２は、リセット信号ＲＥＳＥＴに応じてリセットされる。インバータ１５３は、ラッチ回路の出力を反転する。インバータ１５３の出力に応じて、ＶＤＣ回路に含まれる差動アンプを動作させるようにする。
【００７９】
このように本発明の実施の形態３における半導体記憶装置によれば、不良チップのリーク電流を検出し、リーク電流の流出を防止することができる。このため、特に、並列テストにおいて同一チップ上に配置される他のチップの動作が保証される。
【００８０】
［実施の形態４］
本発明の実施の形態４による半導体記憶装置の概要について図１２〜図１５を用いて説明する。なお、以下の説明において、先頭に記号“／”が付された信号は、当該“／”を付さない信号を反転した信号であるものとする。
【００８１】
図１２に示されるように、本発明の実施の形態４における半導体記憶装置は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）を含むメモリコア部１０００とロジック回路ブロック１００１とを備える。メモリコア部１０００とロジック回路ブロック１００１とは、同一チップ１００２上に形成される。なお、図示しないが、ＳＲＡＭ、ゲートアレイ、ＦＰＧＡ、不揮発性ＲＡＭ、ＲＯＭ等も搭載される。
【００８２】
図１３に示されるように、ロジック回路ブロック１００１とメモリコア部１０００とは、接続ノード２ａ〜２ｍを介して信号の送受信を行なう。ロジック回路ブロック１００１からＤＲＡＭに対して、コマンド、アドレス、データが送信され、これに従って、ＤＲＡＭ側からロジック回路ブロック１００１にデータが送信される。
【００８３】
ロジック回路ブロック１００１は、ピン１ａから外部クロック信号ＣＬＫを、ピン１ｂからコマンドＣＭＤを、ピン１ｄから基準電圧ｖｒｅｆを受ける。また、ピン１ｃを用いてデータＤＡＴＡの入出力を行なう。
【００８４】
ロジック回路ブロック１００１は、入力信号に論理処理を施し、メモリコア部１０００に対応する信号を出力する。なお、ピン１ｄで受ける基準電圧ｖｒｅｆは、そのままノード２ｍに出力される。
【００８５】
図１４に示されるように、メモリコア部１０００には、接続ノード２ａ〜２ｋを介して以下に示す信号が供給される。ノード２ａから、クロック信号ＣＬＫ、／ＣＬＫが供給される。ノード２ｂから、クロックイネーブル信号ＣＫＥが供給される。ノード２ｃからは、制御信号である、ワード線の活性化を示す信号ＲＯＷＡ、ワード線のリセット（プリチャージ）に関連する信号ＰＣ、コラム系回路のリード動作に関連する信号ＲＥＡＤ、コラム系回路のライト動作に関連する信号ＷＲＩＴＥ、オートプリチャージ動作を指示する信号ＡＰＣ、リフレッシュ動作に関連する信号ＲＥＦ、ならびにセルフリフレッシュモードに関する信号ＳＲＩおよびＳＷＯが供給される。
【００８６】
最大で信号ＲＯＷＡ、信号ＰＣ、信号ＲＥＡＤ、信号ＷＲＩＴＥの合計４コマンドを同時に発することが可能である。
【００８７】
ノード２ｄから、アクトバンク信号ＡＢ０〜ＡＢ７が供給される。アクトバンク信号は、ロウ系およびコラム系のそれぞれのアクセスにおいて、アクセス対象となるバンクを指定する。ノード２ｅから、プリチャージバンク信号ＰＢ０〜ＰＢ７が供給される。ノード２ｆから、リードバンク信号ＲＢ０〜ＲＢ７が供給され、ノード２ｇから、ライトバンク信号ＷＢ０〜ＷＢ７が供給される。
【００８８】
ノード２ｈから、アクトアドレス信号ＡＡ０〜ＡＡ１０が供給され、ノード２ｉから、リードアドレス信号ＲＡ０〜ＲＡ５が供給され、ノード２ｊから、ライトアドレス信号ＷＡ０〜ＷＡ５が供給される。
【００８９】
ノード２ｋからは、入力データＤＩ０〜ＤＩ５１１が供給される。なお、メモリコア部１０００から出力される出力データＤＱ０〜ＤＱ５１１は、ノード２ｌを介してロジック回路ブロック１００１に送信される。
【００９０】
メモリコア部１０００は、バッファ３ａ〜３ｌ、モードデコーダ４、アクトバンクラッチ５ｄ、プリチャージバンクラッチ５ｅ、リードバンクラッチ５ｆ、ライトバンクラッチ５ｇ、ロウアドレスラッチ５ｈ、リードアドレスラッチ５ｉ、ライトアドレスラッチ５ｊ、セルフリフレッシュタイマ６、リフレッシュアドレスカウンタ７、マルチプレクサ８、プリデコーダ９、１０、１１、モードレジスタ１２、基準電圧制御回路１３および同期回路１４を含む。
【００９１】
バッファ３ａは、クロック信号ＣＬＫ、／ＣＬＫを受けて内部クロック信号ｉｎｔ．ＣＬＫ、／ｉｎｔ．ＣＬＫを出力する。バッファ３ｃ〜３ｋのそれぞれは、基準電圧制御回路１３から基準電圧ｖｒｅｆの供給を受ける。バッファ３ｂは、クロックイネーブル信号ＣＫＥを受ける。バッファ３ｃは、バッファ３ｂの出力に応じて動作し、ノード２ｃで受ける制御信号を取込む。モードデコーダ４は、バッファ３ｃの出力を受けて、内部制御信号（信号ＲＯＷＡ、信号ＣＯＬＡ、信号ＰＣ、信号ＲＥＡＤ、信号ＷＲＩＴＥ、信号ＡＰＣおよび信号ＳＲ等）を出力する。
【００９２】
アクトバンクラッチ５ｄは、バッファ３ｄを介してアクトバンク信号ＡＢ０〜ＡＢ７をラッチする。プリチャージバンクラッチ５ｅは、バッファ３ｅを介して、プリチャージバンク信号ＰＢ０〜ＰＢ７をラッチする。リードバンクラッチ５ｆは、バッファ３ｆを介して、リードバンク信号ＲＢ０〜ＲＢ７をラッチする。ライトバンクラッチ５ｇは、バッファ３ｇを介してライトバンク信号ＷＢ０〜ＷＢ７をラッチする。ロウアドレスラッチ５ｈは、バッファ３ｈを介してアクトアドレス信号ＡＡ０〜ＡＡ１０をラッチする。リードアドレスラッチ５ｉは、バッファ３ｉを介してリードアドレス信号ＲＡ０〜ＲＡ５をラッチする。ライトアドレスラッチ５ｊは、バッファ３ｊを介してライトアドレス信号ＷＡ０〜ＷＡ５をラッチする。
【００９３】
バッファ３ｋは、入力データＤＩ０〜ＤＩ５１１を取込む。バッファ３ｌは、データ入出力回路１５から出力されるデータを取込み、ノード２ｌに出力する。
【００９４】
セルフリフレッシュタイマ６は、モードデコーダ４から出力される信号ＳＲを受けて動作を開始する。リフレッシュアドレスカウンタ７はセルフリフレッシュタイム６の指示に従い、リフレッシュ動作を行なうためのアドレスを発生する。マルチプレクサ８は、通常動作ではロウアドレスラッチ５ｈの出力を、セルフリフレッシュ動作ではリフレッシュアドレスカウンタ７の出力を出力する。プリデコーダ９は、マルチプレクサ８から受けるロウアドレスをデコードする。プリデコーダ１０は、リードアドレスラッチ５ｉから受けるコラムアドレスをデコードする。プリデコーダ１１は、ライトアドレスラッチ５ｊから受けるコラムアドレスをデコードする。モードレジスタ１２は、ロウアドレスラッチ５ｈの出力に応じて、所定の動作モードに対応する情報を（たとえば、バースト長に対応するデータ等）を保持する。
【００９５】
グローバルデータバスＧＩＯ１は、メモリ部２０から読出されるデータをデータ入出力回路１５に伝送する。グローバルデータバスＧＩＯ２は、データ入出力回路１５で受ける入力データをメモリ部２０に伝送する。
【００９６】
メモリ部２０は、図１５に示されるように、バンクＢＡＮＫ０〜ＢＡＮＫ７に分割されている。各バンクは、行列状に配置される複数のメモリセルと、行に対応して配置された複数のワード線と、列に対応して配置される複数のビット線とを含む。メモリセルは、情報を電荷の形で蓄積するメモリセルキャパシタと、ゲート電極が対応するワード線と接続され、一方の導通端子が対応するビット線と接続され、他方の導通端子がメモリセルキャパシタと接続されるメモリセルトランジスタとで構成される。
【００９７】
バンクのそれぞれに対して、ロウデコーダ２１およびコラムデコーダ２２を配置する。ロウデコーダ２１は、プリデコーダ９の出力に応答して対応するロウ方向の選択を行なう。コラムデコーダ２２は、プリデコーダ１０および１１の出力に応答して、対応するコラム方向の選択を行なう。
【００９８】
バンクＢＡＮＫ０〜ＢＡＮＫ７は、Ｉ／Ｏポート２３を介してグローバルデータバスＧＩＯ１、ＧＩＯ２とデータの受渡しを行なう。
【００９９】
各バンクは、バンクアドレスにより制御される。バンクアドレスは、それぞれのコマンドに対応して存在する。たとえば、信号ＲＯＷＡとアクトバンク信号ＡＢｎ（ｎ＝０〜７）とにより、対応するバンクのワード線が活性化される。信号ＰＣとプリチャージバンク信号ＰＢｎ（ｎ＝０〜７）とにより、対応するバンクのワード線がリセットされる。信号ＲＥＡＤとリードバンク信号ＲＢｎ（ｎ＝０〜７）とにより、対応するバンクのセンスアンプからデータがリードされる。また、信号ＷＲＩＴＥとライトバンク信号ＷＢｎ（ｎ＝０〜７）とにより、対応するバンクのセンスアンプにデータがライトされる。
【０１００】
ここで、基準電圧制御回路１３と同期回路１４との関係を説明する。同期回路１４は、ＰＬＬ回路等で構成されている。同期回路１４は、テストモードにおいて内部テストクロックを発生する。
【０１０１】
メモリコア部１０００は、テストモードにおいては、たとえば、バッファ３ａの出力する内部クロックｉｎｔ．ＣＬＫに代わり当該内部テストクロックを基準に動作する。または、一部の回路（データ入出力回路１５）が、内部クロックｉｎｔ．ＣＬＫに代わり当該内部テストクロックを基準に動作する。
【０１０２】
図１６に示されるように、基準電圧制御回路１３は、ｖｒｅｆ発生回路４０と切換回路４１とを含む。ｖｒｅｆ発生回路４０は、テストモード信号ＴＥＳＴに応じて基準電圧を発生する。
【０１０３】
テストモードにおいては、切替回路４１は、ピン１ｄ（ノード２ｍ）と同期回路１４に電圧を供給するための電源線Ｌ３とを接続し、バッファ３ｃ〜３ｋに基準電圧を供給する内部ｖｒｅｆ配線Ｌ４とｖｒｅｆ発生回路４０の出力ノードとを電気的に接続する。通常モードにおいては、切替回路４１は、ピン１ｄと内部ｖｒｅｆ配線Ｌ４とを電気的に接続する。
【０１０４】
通常モードにおいては、ピン１ｄ（外部）から入力される基準電圧ｖｒｅｆが入力バッファ３ｃ〜３ｋのスレッショルド電圧を決定する。この際、テスト系回路である同期回路１４は停止状態にある。テストモードにおいては、ピン１ｄは、同期回路１４に電源電圧を供給するためのピンとして使用する。この際、バッファに対しては、内部で発生した基準電圧を供給する。
【０１０５】
基準電圧制御回路１３の具体例を図１７を用いて説明する。切替回路４１は、ＮＭＯＳトランジスタ３０、３１および３２で構成する。ＮＭＯＳトランジスタ３０および３２のそれぞれは、ゲートにテストモード信号ＴＥＳＴを受け、ＮＭＯＳトランジスタ３１は、ゲートにテストモード信号／ＴＥＳＴを受ける。
【０１０６】
ＮＭＯＳトランジスタ３０は、内部ｖｒｅｆ配線Ｌ４とｖｒｅｆ発生回路４０の出力ノードとの間に配置する。ＮＭＯＳトランジスタ３２は、ピン１ｄ（ノード２ｍ）と電源線Ｌ３との間に配置する。ＮＭＯＳトランジスタ３１は、ピン１ｄ（ノード２ｍ）と内部ｖｒｅｆ配線Ｌ４との間に配置する。ｖｒｅｆ発生回路４０は、テストモード信号ＴＥＳＴに応じて、所定の基準電圧を発生する。
【０１０７】
内部ｖｒｅｆ配線Ｌ４の電圧は、テストモード信号ＴＥＳＴがＨレベルになると、ｖｒｅｆ発生回路４０の出力する信号に応じて変化し、テストモード信号ＴＥＳＴがＬレベルになる通常モードでは、ピン１ｄで受ける基準電圧ｖｒｅｆに応じて変化する。
【０１０８】
電源線Ｌ３の電圧は、テストモード信号ＴＥＳＴがＨレベルになると、ピン１ｄで受ける電圧に応じて変化する。
【０１０９】
このように構成することにより、テスト系回路（同期回路）に対する電源電圧供給のための入力ピンを別途確保することなく、通常時に使用するピン１ｄを電源電圧を供給するためのピンとして使用することができる。この結果、テスト系回路に対し、安定した電源を供給することが可能となる。
【０１１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
このように、この発明の実施の形態に係る半導体記憶装置によれば、同期回路と内部回路とが同一電源を使用する場合であっても、電源ノイズを取除き同期回路に安定した動作電圧を供給する回路を配置することにより、高精度な同期動作が保証される。
【０１１２】
また、この発明の実施の形態に係る半導体記憶装置によれば、同期回路に内部電圧を供給する電源側とＧＮＤ側との間にダミー電流を流す。これにより、電源側に配置した動作電圧の変化を検出する検出回路（差動アンプ）の動作が安定する。
【０１１３】
また、この発明の実施の形態に係る半導体記憶装置によれば、ＧＮＤ側に高インピーダンス成分を配置することにより、接地電圧にノイズがのることを防止する。
【０１１４】
また、この発明の実施の形態に係る半導体記憶装置によれば、電源側とＧＮＤ側とを同方向に変化させることにより、同期回路の動作電圧を一定に保つことが可能となる。
【０１１５】
また、この発明の実施の形態に係る半導体記憶装置によれば、電源と同期回路との間にフィルタをシリアルに接続することになる。この結果、より安定した動作電圧を同期回路に供給することができる。
【０１１６】
さらに、この発明の実施の形態に係る半導体記憶装置によれば、内部回路に発生する異常電流（リーク電流）を検出して、ピンと内部回路とを非接続にする。これにより、リーク電流による外部装置への影響を抑えることができる。
【０１１７】
この発明の実施の形態に係る半導体記憶装置によれば、リーク電流の検出結果に基づき、動作電圧の供給を停止することができる。これにより、同一の電源線を使用する他のチップの動作を保証することができる。
【０１１８】
さらに、この発明の実施の形態に係る半導体記憶装置によれば、通常モードで使用するピンをテストモードにおける同期回路の電源ピンとして使用する。たとえば、複数のチップが同一の信号線や電源線により、同一の信号や電圧供給を受けている場合において、いずれか１のチップにおいてリーク電流が発生した場合には、不良チップに含まれる回路の起動を停止させることにより、信号線または電源線の電圧レベルの低下を防止することが可能となる。
【０１１９】
この発明の実施の形態に係る半導体記憶装置によれば、電源側とＧＮＤ側にそれぞれ電圧を供給するための制御回路を設ける。これにより、テストモードにおいて、同期回路に動作電圧を安定して供給することができる。
【０１２０】
この発明の実施の形態に係る半導体記憶装置によれば、テストモードにおいては、通常使用ピンから受ける信号に代わって内部で発生した信号を用いることにより、ピンから受ける入力を電源電圧として同期回路に供給することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体記憶装置の主要部の構成について説明するための図である。
【図２】 同期回路１０１の動作を説明するためのタイミングチャートである。
【図３】 本発明の実施の形態１における半導体記憶装置の主要部の他の構成例について説明するための図である。
【図４】 本発明の実施の形態２における半導体記憶装置の主要部の構成について説明するための図である。
【図５】 複数のチップを同一ボード上に搭載してテストする並列テストについて説明するための概略図である。
【図６】 本発明の実施の形態３における半導体記憶装置の主要部の構成について説明するための図である。
【図７】 本発明の実施の形態３における半導体記憶装置の主要部の他の構成例について説明するための図である。
【図８】 リーク電流検出用の回路の他の構成例について説明するための図である。
【図９】 正常チップおよび不良チップのそれぞれにおける、チェック電流と内部電圧との関係を示す図である。
【図１０】 リーク電流検出用の回路の他の構成例を示す図である。
【図１１】 比較器１２７の出力をラッチするための回路構成を示す図である。
【図１２】 本発明の実施の形態４における半導体記憶装置について説明するための図である。
【図１３】 図１２に示すロジック回路ブロック１００１について説明するための図である。
【図１４】 図１２に示すメモリコア部１０００の構成の一例を示す図である。
【図１５】 メモリ部２０の構成について説明するための図である。
【図１６】 基準電圧制御回路１３の構成の概要を示す図である。
【図１７】 基準電圧制御回路１３の構成の一例を示す図である。
【図１８】 同期回路１０１と内部回路群１０２との対応関係の一例を示す図である。
【図１９】 同期回路１０１と内部回路群１０２との対応関係の一例を示す図である。
【図２０】 従来の半導体記憶装置における電源について説明するための図である。
【符号の説明】
１ａ〜１ｄ 外部端子、２ａ〜２ｍ 入力ピン、３ａ〜３ｌ バッファ、４ モードデコーダ、６ セルフリフレッシュタイマ、７ リフレッシュアドレスカウンタ、８ マルチプレクサ、９，１０，１１ プリデコーダ、１２ モードレジスタ、１３ 基準電圧制御回路、１４ 同期回路、１５ データ入出力回路、２０ メモリ部、２１ ロウデコーダ、２２ コラムデコーダ、２３ Ｉ／Ｏポート、４０ ｖｒｅｆ発生回路、４１ 切替回路、１３０，２００，２１０ ＶＤＣ回路、１０１ 同期回路、１０２ 内部回路群、１０３ 遅延回路、１０４ワンショットパルス発生回路、１０７ 容量、１０６，１０８，１１１ ＰＭＯＳトランジスタ、１０９ ＮＭＯＳトランジスタ、１００ 電源、１０５，１１０ 差動アンプ、１０００ メモリコア部、１００１ ロジック回路ブロック。
Claims (2)
- メモリセルアレイを含む内部回路と、
第１電圧供給ノード（ＮＡ）と、
第２電圧供給ノード（ＮＢ）と、
第３電圧供給ノード（ＮＣ）と、
前記第１電圧供給ノードから受ける動作電圧と前記第２電圧供給ノードから受ける動作電圧とに基づき動作し、前記内部回路の動作タイミングを決定する内部クロックを発生する同期回路と、
前記第１電圧供給ノードと前記第３電圧供給ノードとに電圧を供給する第１電源と、
前記第１電源から前記第３電圧供給ノードに電圧を供給する降圧回路と、
前記内部回路と前記第２電圧供給ノードとに前記第１電源より低い電圧を供給する第２電源と、
前記第１電圧供給ノードの電圧および前記第２電圧供給ノードの電圧を安定化させる電圧安定化回路とを備え、
前記内部回路は、前記第３電圧供給ノードから動作電圧を受け、
前記電圧安定化回路は、
前記第１電圧供給ノードの電圧の変化を検出する検出回路と、
前記検出回路の出力に応じて、前記第１電源から前記第１電圧供給ノードに電圧を供給する回路と、
前記第２電源と前記第１電圧供給ノードとの間に設けられ、クロックイネーブル信号がＨレベルの間、前記第１電圧供給ノードから前記第２電源にダミー電流を流すダミー電流発生回路と、
前記第２電圧供給ノードと前記第２電源との間のインピーダンスを高くする高インピーダンス素子と、
前記第１電圧供給ノードと前記第２電圧供給ノードとの間に設けられ、前記第１電圧供給ノードの電圧と前記第２電圧供給ノードの電圧とを同方向に変化させる電圧変化回路とを含む、半導体記憶装置。 - 前記ダミー電流発生回路は、
前記第１電圧供給ノードと前記第２電源との間に設けられるトランジスタを含む、請求項１に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24858099A JP4822572B2 (ja) | 1999-09-02 | 1999-09-02 | 半導体記憶装置 |
| US09/514,364 US6201754B1 (en) | 1999-09-02 | 2000-02-28 | Semiconductor memory device having function of supplying stable power supply voltage |
| TW089115797A TW456106B (en) | 1999-09-02 | 2000-08-05 | Semiconductor memory device |
| KR10-2000-0051515A KR100381492B1 (ko) | 1999-09-02 | 2000-09-01 | 안정된 전원 전압을 공급하는 기능을 구비한 반도체 기억장치 |
| US09/764,134 US6337828B2 (en) | 1999-09-02 | 2001-01-19 | Semiconductor memory device having function of supplying stable power supply voltage |
| US10/036,512 US6606274B2 (en) | 1999-09-02 | 2002-01-07 | Semiconductor memory device having function of supplying stable power supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24858099A JP4822572B2 (ja) | 1999-09-02 | 1999-09-02 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001076484A JP2001076484A (ja) | 2001-03-23 |
| JP2001076484A5 JP2001076484A5 (ja) | 2006-09-21 |
| JP4822572B2 true JP4822572B2 (ja) | 2011-11-24 |
Family
ID=17180251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24858099A Expired - Fee Related JP4822572B2 (ja) | 1999-09-02 | 1999-09-02 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6201754B1 (ja) |
| JP (1) | JP4822572B2 (ja) |
| KR (1) | KR100381492B1 (ja) |
| TW (1) | TW456106B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6487648B1 (en) * | 1999-12-15 | 2002-11-26 | Xilinx, Inc. | SDRAM controller implemented in a PLD |
| US6675330B1 (en) * | 2000-01-07 | 2004-01-06 | National Seminconductor Corporation | Testing the operation of integrated circuits by simulating a switching-mode of their power supply inputs |
| KR100374641B1 (ko) * | 2000-11-24 | 2003-03-04 | 삼성전자주식회사 | 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법 |
| US6940777B2 (en) * | 2002-10-31 | 2005-09-06 | Renesas Technology Corp. | Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit |
| US20040085845A1 (en) * | 2002-10-31 | 2004-05-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit |
| KR100576453B1 (ko) * | 2004-03-06 | 2006-05-08 | 주식회사 하이닉스반도체 | 병렬 테스트 회로를 포함하는 메모리 장치 |
| US7142477B1 (en) * | 2004-06-18 | 2006-11-28 | Cypress Semiconductor Corp. | Memory interface system and method for reducing cycle time of sequential read and write accesses using separate address and data buses |
| US7154794B2 (en) * | 2004-10-08 | 2006-12-26 | Lexmark International, Inc. | Memory regulator system with test mode |
| US7170810B1 (en) * | 2005-06-16 | 2007-01-30 | Altera Corporation | Stable programming circuitry for programmable integrated circuits |
| US7248531B2 (en) * | 2005-08-03 | 2007-07-24 | Mosaid Technologies Incorporated | Voltage down converter for high speed memory |
| US20070171735A1 (en) * | 2006-01-25 | 2007-07-26 | Jong-Hoon Oh | Latency circuit for semiconductor memories |
| KR100855969B1 (ko) * | 2007-01-10 | 2008-09-02 | 삼성전자주식회사 | 반도체 메모리장치의 내부 전원전압 발생기 |
| EP2153525B1 (en) * | 2007-05-29 | 2017-04-05 | Rambus Inc. | Adjusting clock error across a circuit interface |
| EP2006696A1 (en) * | 2007-06-20 | 2008-12-24 | Nxp B.V. | Testable integrated circuit and test method |
| KR20080113969A (ko) * | 2007-06-26 | 2008-12-31 | 주식회사 하이닉스반도체 | 동시 테스트 모드를 지원하는 테스트 회로 |
| US8014214B2 (en) * | 2007-11-08 | 2011-09-06 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US8149643B2 (en) * | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
| US8188786B2 (en) * | 2009-09-24 | 2012-05-29 | International Business Machines Corporation | Modularized three-dimensional capacitor array |
| US9230690B2 (en) * | 2012-11-07 | 2016-01-05 | Apple Inc. | Register file write ring oscillator |
| KR102032230B1 (ko) * | 2013-08-01 | 2019-10-16 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR20240067516A (ko) * | 2022-11-09 | 2024-05-17 | 삼성전자주식회사 | 메모리 장치 및 그의 동작 방법 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209449B1 (ko) * | 1990-05-21 | 1999-07-15 | 가나이 쓰토무 | 반도체 집적회로 장치 |
| JP2785548B2 (ja) * | 1991-10-25 | 1998-08-13 | 日本電気株式会社 | 半導体メモリ |
| US5329168A (en) * | 1991-12-27 | 1994-07-12 | Nec Corporation | Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources |
| US5400343A (en) * | 1992-02-28 | 1995-03-21 | Intel Corporation | Apparatus and method for defective column detection for semiconductor memories |
| JP3166281B2 (ja) * | 1992-04-14 | 2001-05-14 | 株式会社日立製作所 | 半導体集積回路及びその製造方法 |
| FR2690751B1 (fr) * | 1992-04-30 | 1994-06-17 | Sgs Thomson Microelectronics | Procede et circuit de detection de fuites de courant dans une ligne de bit. |
| JP3583482B2 (ja) * | 1994-10-04 | 2004-11-04 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH08153400A (ja) * | 1994-11-29 | 1996-06-11 | Mitsubishi Electric Corp | Ｄｒａｍ |
| JP3542649B2 (ja) * | 1994-12-28 | 2004-07-14 | 株式会社ルネサステクノロジ | 半導体記憶装置およびその動作方法 |
| JP3523718B2 (ja) | 1995-02-06 | 2004-04-26 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH0969300A (ja) * | 1995-06-23 | 1997-03-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3612634B2 (ja) * | 1996-07-09 | 2005-01-19 | 富士通株式会社 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
| JPH10171774A (ja) * | 1996-12-13 | 1998-06-26 | Fujitsu Ltd | 半導体集積回路 |
| US6208567B1 (en) * | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
| JPH10247398A (ja) * | 1997-03-05 | 1998-09-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその検査方法 |
| JP3967002B2 (ja) * | 1997-09-11 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP4074697B2 (ja) * | 1997-11-28 | 2008-04-09 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100245411B1 (ko) * | 1997-12-20 | 2000-02-15 | 윤종용 | 반도체 장치의 병렬 테스트 회로 |
| US6005812A (en) * | 1998-02-27 | 1999-12-21 | Micron Technology, Inc. | Device and method for supplying current to a semiconductor memory to support a boosted voltage within the memory during testing |
| ITMI981124A1 (it) * | 1998-05-21 | 1999-11-21 | Sgs Thomson Microelectronics | Metodo processo e dispositivo per l'individuazione di difetti puntuali che provocano correnti di leakage in un dispositivo di memoria non |
| JP3587702B2 (ja) * | 1998-10-20 | 2004-11-10 | 富士通株式会社 | Ｄｌｌ回路を内蔵する集積回路装置 |
-
1999
- 1999-09-02 JP JP24858099A patent/JP4822572B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-28 US US09/514,364 patent/US6201754B1/en not_active Expired - Lifetime
- 2000-08-05 TW TW089115797A patent/TW456106B/zh not_active IP Right Cessation
- 2000-09-01 KR KR10-2000-0051515A patent/KR100381492B1/ko not_active Expired - Fee Related
-
2001
- 2001-01-19 US US09/764,134 patent/US6337828B2/en not_active Expired - Lifetime
-
2002
- 2002-01-07 US US10/036,512 patent/US6606274B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6201754B1 (en) | 2001-03-13 |
| US6337828B2 (en) | 2002-01-08 |
| TW456106B (en) | 2001-09-21 |
| KR100381492B1 (ko) | 2003-04-23 |
| US20020054532A1 (en) | 2002-05-09 |
| JP2001076484A (ja) | 2001-03-23 |
| US20010002175A1 (en) | 2001-05-31 |
| US6606274B2 (en) | 2003-08-12 |
| KR20010030218A (ko) | 2001-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4822572B2 (ja) | 半導体記憶装置 | |
| JP4632114B2 (ja) | 半導体集積回路装置 | |
| KR100529033B1 (ko) | 동기식 반도체 메모리 소자 | |
| US8923082B2 (en) | Semiconductor device on which wafer-level burn-in test is performed and manufacturing method thereof | |
| JP5119795B2 (ja) | 半導体メモリ、半導体メモリのテスト方法およびシステム | |
| US6794678B2 (en) | Semiconductor integrated circuit device, method of testing semiconductor integrated circuit device and method of manufacturing semiconductor integrated circuit device | |
| US5956278A (en) | Semiconductor circuit device with internal power supply circuit | |
| US7602656B2 (en) | Power supply control circuit and controlling method thereof | |
| KR20000006546A (ko) | 로우디코더를갖는메모리장치 | |
| US7898899B2 (en) | Semiconductor integrated circuit and system | |
| US7068083B2 (en) | Synchronous output buffer, synchronous memory device and method of testing access time | |
| US7649790B2 (en) | Semiconductor memory device | |
| US6894942B2 (en) | Refresh control circuit and method for semiconductor memory device | |
| US7898884B2 (en) | Semiconductor device and test method therefor | |
| JP5592238B2 (ja) | 半導体装置及びその制御方法 | |
| US7679969B2 (en) | Semiconductor memory device utilizing data mask signal for sharing an input/output channel in a test mode and data output method using the same | |
| KR100649059B1 (ko) | 반도체 집적 회로 | |
| KR0172351B1 (ko) | 셀프 번-인 테스트 회로를 가지는 반도체 메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060803 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060803 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090601 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100414 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101102 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110830 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110906 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |