Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP2786110B2 - Competitive operation test method - Google Patents
[go: Go Back, main page]

JP2786110B2 - Competitive operation test method - Google Patents

Competitive operation test method

Info

Publication number
JP2786110B2
JP2786110B2 JP6166860A JP16686094A JP2786110B2 JP 2786110 B2 JP2786110 B2 JP 2786110B2 JP 6166860 A JP6166860 A JP 6166860A JP 16686094 A JP16686094 A JP 16686094A JP 2786110 B2 JP2786110 B2 JP 2786110B2
Authority
JP
Japan
Prior art keywords
test
state
notification
computers
status
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6166860A
Other languages
Japanese (ja)
Other versions
JPH0830481A (en
Inventor
雅俊 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NIPPON DENKI TSUSHIN SHISUTEMU KK
Original Assignee
NIPPON DENKI TSUSHIN SHISUTEMU KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NIPPON DENKI TSUSHIN SHISUTEMU KK filed Critical NIPPON DENKI TSUSHIN SHISUTEMU KK
Priority to JP6166860A priority Critical patent/JP2786110B2/en
Publication of JPH0830481A publication Critical patent/JPH0830481A/en
Application granted granted Critical
Publication of JP2786110B2 publication Critical patent/JP2786110B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Multi Processors (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は競合動作試験方式に関
し、特に複数のコンピュータから共用して使用される装
置に対する競合動作試験を実施する競合動作試験方式に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a competitive operation test system, and more particularly to a competitive operation test system for performing a competitive operation test on a device shared by a plurality of computers.

【0002】[0002]

【従来の技術】複数のコンピュータから共用して使用さ
れる装置に対する競合動作の試験(同時にアクセスされ
た場合の動作保証、待合わせ機能等)を行う場合共用し
て使用される装置に対して、同時にアクセスを行うまた
は、ひとつのコンピュータがアクセス中に別のコンピュ
ータがアクセスを行う等の環境を作る必要がある。
2. Description of the Related Art When performing a competitive operation test (operation guarantee at the time of simultaneous access, a queuing function, etc.) for a device commonly used by a plurality of computers, It is necessary to create an environment in which simultaneous access is performed or another computer accesses while one computer is accessing.

【0003】従来、上記環境を作る場合、共用して使用
される装置のアクセス状況を各コンピュータがそれぞれ
認識して動作する必要があり、オペレータの介入が必要
であったり、自動的に行うための環境作成手段は複雑な
ものとなっていた。
Conventionally, when the above environment is created, it is necessary for each computer to recognize and operate the access status of a device used in common, and it is necessary to intervene an operator or to perform the operation automatically. The environment creation method was complicated.

【0004】従来の競合動作試験方式について図面を参
照して説明する。
A conventional competitive operation test system will be described with reference to the drawings.

【0005】図5は従来の競合動作試験方式の処理フロ
ーチャートである。
FIG. 5 is a processing flowchart of a conventional competitive operation test method.

【0006】図5において、この従来例は、特開平3−
204735号公報:競合動作試験方式の記載内容を表
わし、図5に示すような監視装置の機能を使用した多重
プロセッサ間競合動作試験プログラムを、マスタIP
(命令プロセッサ)側とスレーブIP側とが互いにタイ
ミングをとりながら実行することにより、競合動作試験
を行い、その試験結果を収集して判定する。図5におい
て、各ブロック内の処理部101〜113は、それぞれ
プログラムモジュールであって、このモジュールのサブ
ルーチンをIPが処理することにより、各機能を遂行す
る。
In FIG. 5, this conventional example is disclosed in
No. 204735: A description of the contention operation test method, wherein a contention operation test program between multiple processors using a function of a monitoring device as shown in FIG.
The (instruction processor) side and the slave IP side execute each other while keeping a timing with each other to perform a competitive operation test, and collect and judge the test results. In FIG. 5, processing units 101 to 113 in each block are program modules, respectively, and perform each function by processing a subroutine of this module by an IP.

【0007】先ず、ソフトウェア(試験プログラム)上
で他のIPを制御するマスタIP側のIP起動部101
が、マスタIPに試験プログラム上制御され、かつ並行
して処理するスレーブIP側の試験環境設定部110に
起動をかける。スレーブIP側が起動した後に、マスタ
IP側の試験環境設定部102とスレーブIP側の試験
環境設定部110とが、期待する試験を行うための環境
を設定する。
First, an IP activation unit 101 on the master IP side that controls another IP on software (test program)
Starts the test environment setting unit 110 on the slave IP side, which is controlled by the master IP on the test program and processes in parallel. After the slave IP side is activated, the test environment setting section 102 on the master IP side and the test environment setting section 110 on the slave IP side set an environment for performing an expected test.

【0008】次に、マスタIP側の診断命令発行部10
3は、診断命令を実行することにより、(i)共有装置
に対して連続発生させるアクセス要求の種類(読み出
し、書き込み等の動作の種類と、ハイレベル信号、ロー
レベル信号、パルス信号等の種類)、および連続発生を
開始する要求と、(ii)診断命令で指定したアクセス
要求とアクセス要求が共有装置上で競合した時に、割込
み発生により各プロセッサへ競合を連絡する要求を、競
合動作試験用の監視装置側に送出する。
Next, the diagnostic instruction issuing unit 10 on the master IP side
Reference numeral 3 denotes a type of an access request (a type of operation such as reading and writing, and a type of a high-level signal, a low-level signal, a pulse signal, etc.) which are continuously generated for the shared device by executing the diagnostic instruction. And (ii) when the access request specified by the diagnostic instruction and the access request conflict with each other on the shared device, a request to notify each processor of the conflict by generating an interrupt is used for a competitive operation test. To the monitoring device side.

【0009】これにより、監視装置側では、マスタIP
側からの要求を受信した後、その要求に基づいて処理を
開始する。
[0009] With this, the monitoring device side receives the master IP address.
After receiving the request from the side, the processing is started based on the request.

【0010】また、この診断命令発行部103におい
て、マスタIP側とスレーブIP側でタイミングを取
り、次の試験実行処理を同時に行う。
In the diagnostic instruction issuing unit 103, timing is set on the master IP side and the slave IP side, and the next test execution processing is performed simultaneously.

【0011】次に、マスタIP側の診断命令発行部10
5では、診断命令を実行し、監視装置に対して(i)共
有装置に対するアクセス要求の連続発生を終了する要求
と、(ii)競合発生の監視を終了する要求を送出す
る。なお、診断命令発行部105と103は同一のプロ
グラムモジュールであって、開始と終了の2回にわた
り、異なるタイミングで動作する。
Next, the diagnostic instruction issuing unit 10 on the master IP side
In step 5, the diagnostic command is executed, and a request for terminating the continuous generation of access requests to the shared device and a request for terminating the monitoring of occurrence of contention are sent to the monitoring device. Note that the diagnostic instruction issuing units 105 and 103 are the same program module, and operate at different timings twice, starting and ending.

【0012】次に、マスタIP側の割込み処理部106
とスレーブIP側の割込み処理部112では、競合発生
時に監視装置から送出される割込み処理を行い、競合し
たアクセス要求の情報を格納する。次に、マスタIP側
の結果値収集部107とスレーブIP側の結果値収集部
113では、試験を行った共有装置上のデータを収集す
る。
Next, the interrupt processing unit 106 on the master IP side
The interrupt processing unit 112 on the slave IP side performs an interrupt process sent from the monitoring device when a conflict occurs, and stores information on the conflicting access request. Next, the result value collection unit 107 on the master IP side and the result value collection unit 113 on the slave IP side collect data on the shared device that has been tested.

【0013】次に、マスタIP側のIP停止部108で
は、試験が終了したスレーブIP側を停止する。次に、
結果判定部109では、マスタIP側とスレーブIP側
で行った競合動作試験の結果、つまり結果値収集部10
7と113の動作により共有装置から取り込んだアクセ
ス競合情報に対してその正否を判定する。
Next, the IP stop unit 108 on the master IP side stops the slave IP side on which the test has been completed. next,
In the result determination unit 109, the result of the competitive operation test performed on the master IP side and the slave IP side, that is, the result value collection unit 10
By the operations of 7 and 113, it is determined whether the access conflict information fetched from the shared device is correct or not.

【0014】図6は本従来例が適用される多重プロセッ
サシステム及び競合動作試験用監視装置の一例を示すブ
ロック図である。
FIG. 6 is a block diagram showing an example of a multiprocessor system and a competitive operation test monitoring device to which the conventional example is applied.

【0015】図6において、201は共有装置である主
記憶装置(MS)、202は主記憶装置201と各プロ
セッサの間の制御を行う記憶制御装置(SCU)、20
3,204,205はそれぞれ入出力命令を発行して入
出力動作の処理を行う入出力プロセッサ(IOPA〜
X)、206,207,208はそれぞれ命令を実行す
る命令プロセッサ(IPA〜Y)、209はシステムの
監視および保守等を行うサービスプロセッサ(SV
P)、210は競合動作試験をプロセッサに要求し、そ
の終了を要求する試験用監視装置、BS1は主記憶装置
201と記憶制御装置202との間のバス、BS2は入
出力プロセッサ203〜205と記憶制御装置202と
の間のバス、BS3は命令プロセッサ206〜208と
記憶制御装置202との間のバス、CBS1は記憶制御
装置202と各装置間のコントロールバス、DBS1は
記憶制御装置202と各装置間のデータバス、CBS
2,DBS2はそれぞれサービスプロセッサ209と監
視装置210間のコントロールバスおよびデータバスで
ある。
In FIG. 6, reference numeral 201 denotes a main storage device (MS) as a shared device; 202, a storage control device (SCU) for controlling between the main storage device 201 and each processor;
3, 204, and 205 issue input / output instructions and execute input / output operations (IOPA to IOOP).
X), 206, 207, and 208 are instruction processors (IPA to Y) for executing instructions, respectively, and 209 is a service processor (SV) for monitoring and maintaining the system.
P) and 210 are test monitoring devices that request the processor to perform a competitive operation test and request termination thereof, BS1 is a bus between the main storage device 201 and the storage control device 202, and BS2 is a bus between the input / output processors 203 to 205. A bus between the storage control unit 202, BS3 is a bus between the instruction processors 206 to 208 and the storage control unit 202, CBS1 is a control bus between the storage control unit 202 and each unit, and DBS1 is a control bus between the storage control unit 202 and each unit. Data bus between devices, CBS
2 and DBS2 are a control bus and a data bus between the service processor 209 and the monitoring device 210, respectively.

【0016】このように特開平3−204735号公報
に記載された従来例の競合動作試験方式では、マスタI
P側とスレーブIP側とが互いにタイミングを取りなが
ら各プログラムモジュールを実行することにより競合動
作試験を実施する。
As described above, in the conventional competitive operation test system described in Japanese Patent Application Laid-Open No. 3-204735, the master I
The P side and the slave IP side execute each program module while keeping a timing with each other to execute a competitive operation test.

【0017】[0017]

【発明が解決しようとする課題】上述した従来の競合動
作試験方式では、マスタIP側とスレーブIP側とが互
いに通信し状態を認識する必要が発生するので、その競
合動作試験環境を作り出すためにIP間の通信やコンピ
ュータ間の通信の様な複雑手順が必要となり、特にマス
タIP側とスレーブIP側の試験実行処理を同時に行わ
せるような場合には、コンピュータ間通信に関する非常
に高度な技術が要求されるという問題点がある。
In the conventional competitive operation test system described above, the master IP side and the slave IP side need to communicate with each other and recognize the state. Complicated procedures such as IP-to-IP communication and computer-to-computer communication are required. Particularly, when the test execution processing on the master IP side and the slave IP side is performed at the same time, a very advanced technology relating to the inter-computer communication is required. There is a problem that is required.

【0018】[0018]

【課題を解決するための手段】本発明の競合動作試験方
式は、それぞれが独立した主記憶装置及びその記憶装置
に格納したプログラムを有してそのプログラムによって
独自に全体の演算処理を行う機能を有する複数のコンピ
ュータと、この複数のコンピュータのそれぞれが共用し
て使用する共用装置と、この共用装置の状態を監視する
状態監視装置とを備え、前記状態監視装置は前記複数の
コンピュータが前記共用装置に対してのアクセス状態を
監視するアクセス状態監視手段と、前記共用装置の状態
を前記複数のコンピュータへほぼ同時に通知する状態通
知手段とを有し、前記複数のコンピュータ内の一つをマ
スタに他の残りの前記コンピュータをスレーブとし、前
記マスタとなるコンピュータは試験状態を設定する試験
状態設定手段と、前記試験状態の設定後前記状態監視装
置からの前記通知を監視する第1の通知監視手段と、前
記通知があるときに第1の試験を実行する第1の試験実
行手段とを備え、前記スレーブとなるコンピュータのそ
れぞれは前記マスタの前記試験状態の設定後の前記状態
監視装置からの前記通知を監視する第2の通知監視手段
と、前記通知があるときに第2の試験を実行する第2の
試験実行手段とを備えている。
According to the competitive operation test method of the present invention, a main memory device and an independent main memory device are provided.
With the program stored in
A plurality of computers each having a function of independently performing the entire arithmetic processing, a shared device shared by each of the plurality of computers, and a status monitoring device for monitoring a status of the shared device; The apparatus has access status monitoring means for monitoring the access status of the plurality of computers to the shared device, and status notification means for substantially simultaneously notifying the plurality of computers of the status of the shared device. One of the computers as a master and the other remaining computers as slaves, wherein the master computer is a test state setting means for setting a test state, and the notification from the state monitoring device after setting the test state. First notification monitoring means for monitoring the first and the first test execution means for executing a first test when there is the notification, Each of the slave computers executes second notification monitoring means for monitoring the notification from the status monitoring device after setting the test status of the master, and executes a second test when the notification is given. Second test execution means.

【0019】[0019]

【実施例】次に、本発明について図面を参照して説明す
る。
Next, the present invention will be described with reference to the drawings.

【0020】図1は本発明の一実施例を示すブロック図
である。
FIG. 1 is a block diagram showing one embodiment of the present invention.

【0021】図1において、本実施例はコンピュータA
10と、コンピュータB11と、コンピュータA10及
びコンピュータB11が共用して使用する共用装置(以
降被試験装置と記す)12と、被試験装置12の状態を
監視する状態監視装置13とを備えて構成している。
In FIG. 1, the embodiment is a computer A
10, a computer B11, a shared device (hereinafter referred to as a device under test) 12 shared by the computer A10 and the computer B11, and a status monitoring device 13 for monitoring the status of the device under test 12. ing.

【0022】図2は、図1に示す状態監視装置の動作フ
ローチャートである。
FIG. 2 is an operation flowchart of the state monitoring device shown in FIG.

【0023】次に、本実施例における状態監視装置の動
作について図1及び図2を参照して説明する。
Next, the operation of the state monitoring apparatus according to the present embodiment will be described with reference to FIGS.

【0024】図2において、状態監視装置13のアクセ
ス状態読み出し部S20は、被試験装置12のアクセス
状態を読み出す。アクセス状態判定部S21は、被試験
装置12のアクセス状態の変化を検出する。変化が検出
されなかった場合はアクセス状態読み出し部S20に、
変化を検出した場合には、割込み通知部S22に移行す
る。割込み通知部S22は、コンピュータA10とコン
ピュータB11に被試験装置12アクセス状態を通知す
る。
In FIG. 2, an access state reading unit S20 of the state monitoring device 13 reads an access state of the device under test 12. The access state determination unit S21 detects a change in the access state of the device under test 12. If no change is detected, the access state reading unit S20
When the change is detected, the process proceeds to the interrupt notification unit S22. The interrupt notification unit S22 notifies the computer A10 and the computer B11 of the access status of the device under test 12.

【0025】図3は本実施例におけるコンピュータが実
行する試験プログラムの動作フローチャートを示し、
(a)はコンピュータAをマスタ側とする動作フローチ
ャート、(b)コンピュータBをスレーブ側とする動作
フローチャートである。
FIG. 3 is a flowchart showing the operation of the test program executed by the computer in this embodiment.
(A) is an operation flowchart in which the computer A is a master side, and (b) is an operation flowchart in which the computer B is a slave side.

【0026】次に、本実施例におけるコンピュータA,
Bの動作について図1,図2及び図3を参照して説明す
る。
Next, the computer A,
The operation of B will be described with reference to FIGS.

【0027】図3において、S30〜S33はマスタ
側、S34〜S36はスレーブ側の処理フローチャート
である。マスタ側の試験状態設定部S30は、試験に先
立ち被試験装置12にアクセス状態(試験開始)を設定
する。割込み監視部S31は、状態監視装置13から通
知される状態変化の通知を監視する。状態変化の通知が
あった場合には、試験実行部S32に移行し被試験装置
12へのアクセスを開始する。終了状態設定部S33
は、被試験装置12にアクセス状態(試験終了)を設定
する。スレーブ側の割込み監視部S34は、マスタ側の
試験状態設定部S30によって発生する状態監視装置1
3からの状態変化の通知を監視する。状態変化の通知が
あった場合には、試験実行部S35に移行し被試験装置
12へのアクセスを開始する。終了状態監視部S36
は、マスタ側の終了状態設定部S33によって発生する
状態監視装置13からの通知される状態変化の通知を監
視する。
In FIG. 3, S30-S33 are processing flowcharts on the master side, and S34-S36 are processing flowcharts on the slave side. The test state setting unit S30 on the master side sets an access state (test start) to the device under test 12 prior to the test. The interrupt monitoring unit S31 monitors a status change notification from the status monitoring device 13. When the notification of the state change is received, the process proceeds to the test execution unit S32, and the access to the device under test 12 is started. End state setting unit S33
Sets the access state (test completed) to the device under test 12. The slave side interrupt monitoring unit S34 is a state monitoring device 1 generated by the master side test state setting unit S30.
3 is notified of a status change notification. When the notification of the state change is received, the process proceeds to the test execution unit S35, and access to the device under test 12 is started. End state monitoring unit S36
Monitors the status change notification from the status monitoring device 13 generated by the master end status setting unit S33.

【0028】図4は本実施例における各装置間の動作シ
ーケンスチャートである。
FIG. 4 is an operation sequence chart between the respective devices in this embodiment.

【0029】次に、本実施例の動作を図1,図2,図3
及び図4を参照して説明する。
Next, the operation of this embodiment will be described with reference to FIGS.
This will be described with reference to FIG.

【0030】図4において、S40〜S42はコンピュ
ータA10の、S50はコンピュータB11の,S60
〜S63は状態監視装置13の動作シーケンスを示す。
先ず、状態監視装置13は常に被試験装置12の状態を
監視する(S60)。マスタ側の試験状態設定S40に
て被試験装置12に状態が設定されると、状態監視装置
13にて状態変化が検出され割り込み通知部(S22)
によりコンピュータA10及びコンピュータB11に通
知される(S61)。コンピュータA10及びコンピュ
ータB11は、状態監視装置13からの割込み通知(S
61)により、コンピュータA10の試験実行部(S3
2)および、コンピュータB11の試験実行部(S3
5)による被試験装置12へアクセス(試験)が開始さ
れる(S41),(S50)。マスタ側の終了状態設定
S42にて被試験装置12に終了状態が状態が設定され
ると、状態監視装置13にて状態変化が検出され割り込
み通知部(S22)によりコンピュータA10及び、コ
ンピュータB11を割込み通知される(S63)。
In FIG. 4, S40 to S42 are for the computer A10, S50 is for the computer B11, and S60 is for the computer B11.
Steps S63 to S63 show the operation sequence of the state monitoring device 13.
First, the state monitoring device 13 always monitors the state of the device under test 12 (S60). When a state is set in the device under test 12 in the test state setting S40 on the master side, a state change is detected by the state monitoring device 13 and an interrupt notification unit (S22).
To the computer A10 and the computer B11 (S61). The computer A10 and the computer B11 send an interrupt notification (S
61), the test execution unit (S3) of the computer A10
2) and a test execution unit (S3) of the computer B11
The access (test) to the device under test 12 according to 5) is started (S41), (S50). When the end state is set in the device under test 12 in the end state setting S42 on the master side, a state change is detected by the state monitoring device 13 and the computer A10 and the computer B11 are interrupted by the interrupt notification unit (S22). This is notified (S63).

【0031】[0031]

【発明の効果】以上説明したように本願発明は、それぞ
れが独立した主記憶装置及びその記憶装置に格納したプ
ログラムを有してそのプログラムによって独自に全体の
演算処理を行う機能を有す複数のコンピュータとこの複
数のコンピュータのそれぞれが共用して使用する共用装
置と、この共用装置の状態を監視する状態監視装置とを
備え、状態監視装置は複数のコンピュータが前記共用装
置に対してのアクセス状態を監視するアクセス状態監視
手段と、共用装置の状態を複数のコンピュータへほぼ同
時に通知する状態通知手段とを有することにより、状態
監視装置からの通知によって複数のコンピュータが共用
装置へ一斉にアクセスを開始して競合動作の試験を実施
することができる効果がある。
The present invention described above, according to the present invention is that it
Are independent main storage devices and the programs stored in those storage devices.
The program has its own whole program
A plurality of computers having a function of performing arithmetic processing, a shared device used in common by each of the plurality of computers, and a status monitoring device for monitoring the status of the shared device, wherein the status monitoring device includes a plurality of computers. and access state monitoring unit but which monitors the access status of to the shared device, approximately the same state of the shared device to multiple computers
By having the state notification means for notifying sometimes the effect of multiple computers I by the notification from the state monitoring device can be performed simultaneously testing to begin access contention operation to a shared device.

【0032】又、複数のコンピュータそれぞれが共用装
置のアクセス状況を認識せずに競合動作環境を作って各
コンピュータ間の通知を介さずに競合動作試験を従来よ
り容易に実施することができる効果がある。
In addition, a plurality of computers can create a competing operating environment without recognizing the access status of the shared device, and can easily execute a competing operation test without a notification between the computers. is there.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.

【図2】図1に示す状態監視装置の動作フローチャート
である。
FIG. 2 is an operation flowchart of the state monitoring device shown in FIG. 1;

【図3】本実施例における試験プログラムのフローチャ
ートを示し、(a)はコンピュータAをマスタ側とする
動作フローチャート、(b)はコンピュータBをスレー
ブ側とする動作フローチャートである。
3A and 3B are flowcharts of a test program according to the present embodiment, in which FIG. 3A is an operation flowchart in which a computer A is a master side, and FIG. 3B is an operation flowchart in which a computer B is a slave side.

【図4】本実施例における各装置間の動作シーケンスチ
ャートである。
FIG. 4 is an operation sequence chart between devices in the present embodiment.

【図5】従来の競合動作試験方式の処理フローチャート
である。
FIG. 5 is a processing flowchart of a conventional competitive operation test method.

【図6】図5に示す従来例が適用される多重プロセッサ
システム及び競合動作試験用監視装置の一例を示すブロ
ック図である。
6 is a block diagram showing an example of a multiprocessor system and a competitive operation test monitoring device to which the conventional example shown in FIG. 5 is applied.

【符号の説明】[Explanation of symbols]

10 コンピュータA 11 コンピュータB 12 共用装置(被試験装置) 13 状態監視装置 Reference Signs List 10 computer A 11 computer B 12 shared device (device under test) 13 state monitoring device

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】それぞれが独立した主記憶装置及びその記
憶装置に格納したプログラムを有してそのプログラムに
よって独自に全体の演算処理を行う機能を有する複数の
コンピュータと、この複数のコンピュータのそれぞれが
共用して使用する共用装置と、この共用装置の状態を監
視する状態監視装置とを備え、前記状態監視装置は前記
複数のコンピュータが前記共用装置に対してのアクセス
状態を監視するアクセス状態監視手段と、前記共用装置
の状態を前記複数のコンピュータへほぼ同時に通知する
状態通知手段とを有することを特徴とする競合動作試験
式。
A plurality of computers each having an independent main storage device and a program stored in the storage device and having a function of independently performing the entire arithmetic processing by the program, and each of the plurality of computers is A shared device that is shared and used; and a status monitoring device that monitors the status of the shared device, wherein the status monitoring device monitors an access status of the plurality of computers to the shared device. If contention operation test <br/> scheme characterized by having a state notification means for substantially simultaneously notify the state of the shared device to said plurality of computers.
【請求項2】 前記複数のコンピュータ内の一つをマス
タに他の残りの前記コンピュータをスレーブとし、前記
マスタとなるコンピュータは試験状態を設定する試験状
態設定手段と、前記試験状態の設定後前記状態監視装置
からの前記通知を監視する第1の通知監視手段と、前記
通知があるときに第1の試験を実行する第1の試験実行
手段とを備え、前記スレーブとなるコンピュータのそれ
ぞれは前記マスタの前記試験状態の設定後の前記状態監
視装置からの前記通知を監視する第2の通知監視手段
と、前記通知があるときに第2の試験を実行する第2の
試験実行手段とを備えることを特徴とする請求項1記載
の競合動作試験方式。
2. A method according to claim 1, wherein one of the plurality of computers is a master and the other computers are slaves, wherein the master computer is a test state setting means for setting a test state; A first notification monitoring unit that monitors the notification from the state monitoring device, and a first test execution unit that executes a first test when the notification is issued, wherein each of the slave computers is A second notification monitoring unit that monitors the notification from the state monitoring device after the master sets the test state, and a second test execution unit that executes a second test when the notification is received. 2. The competitive operation test method according to claim 1, wherein:
JP6166860A 1994-07-19 1994-07-19 Competitive operation test method Expired - Fee Related JP2786110B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6166860A JP2786110B2 (en) 1994-07-19 1994-07-19 Competitive operation test method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6166860A JP2786110B2 (en) 1994-07-19 1994-07-19 Competitive operation test method

Publications (2)

Publication Number Publication Date
JPH0830481A JPH0830481A (en) 1996-02-02
JP2786110B2 true JP2786110B2 (en) 1998-08-13

Family

ID=15838991

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6166860A Expired - Fee Related JP2786110B2 (en) 1994-07-19 1994-07-19 Competitive operation test method

Country Status (1)

Country Link
JP (1) JP2786110B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5505192B2 (en) * 2010-08-17 2014-05-28 富士通株式会社 Competitive test equipment
JP7405115B2 (en) * 2021-03-31 2023-12-26 ブラザー工業株式会社 Information processing equipment and karaoke equipment

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60175170A (en) * 1984-02-21 1985-09-09 Nec Corp Information processing system
JPH06149762A (en) * 1992-11-10 1994-05-31 Hitachi Ltd Competitive behavior test method for computer system

Also Published As

Publication number Publication date
JPH0830481A (en) 1996-02-02

Similar Documents

Publication Publication Date Title
JP2786110B2 (en) Competitive operation test method
JP4439235B2 (en) Operation test apparatus and operation test method
JP2755039B2 (en) Register access control method
JP3207564B2 (en) Event recording method and device
JPS6146552A (en) Information processor
CN120111015A (en) Switch, switch management method, device and medium
JPH11175113A (en) Programmable controller
JPH0314136A (en) Mutual diagnostic system for microprocessor system
JP3190862B2 (en) Memory control system and printer device provided with this memory control system
JP2653411B2 (en) How to set breakpoints
CN111143141A (en) State machine setting method and system
JP2508049B2 (en) I/O address conversion method
JPH0350662A (en) Processing control system for parallel computer
JP2000148227A (en) Display device
JPH07129419A (en) Virtual computer system
JP2001100812A (en) Distributed processing method
JPH1185573A (en) System and method for measuring performance and recording medium recording measuring control program therefor
JPS62212740A (en) Input and output simulation system
JPH02253336A (en) Program starting system
JPH0589049A (en) Command executing device
JPH0581039A (en) Load module generation system by distributed compiling
JPS59106054A (en) information processing system
JPH044437A (en) Maintenance device for multiprocessor system
JPH01209538A (en) Control method for virtual computer system
JPH0370810B2 (en)

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980506

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees