JP2809728B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置に関し、更に詳しく言えば、半導体装置の
パターンに関し、 処理液による前処理後の乾燥の際、チップ上に形成さ
れたパターンに処理液が残存しないようにすることが出
来る半導体装置のパターンを提供することを目的とし、 チップ上に形成された閉路となっている溝パターン又
は孤立しているパターンを溝パターンによって、チップ
を区分している切り溝のパターンに接続してなることを
含み構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] Regarding a semiconductor device, more specifically, a pattern of a semiconductor device, a treatment liquid does not remain in a pattern formed on a chip upon drying after pretreatment with a treatment liquid. The purpose of the present invention is to provide a pattern of a semiconductor device which can be formed in such a manner that a groove pattern which is a closed groove pattern or an isolated pattern formed on the chip is divided by the groove pattern. And that the connection is made to the following pattern.
本発明は、半導体装置に関し、更に詳しく言えば、半
導体装置のパターンに関する。The present invention relates to a semiconductor device, and more particularly, to a pattern of a semiconductor device.
第６図は、従来例の半導体装置のパターンの電源パッ
ド周辺部を示す上面図で、分離拡散領域の形成前の状態
を示している。FIG. 6 is a top view showing a peripheral portion of a power supply pad of a pattern of a conventional semiconductor device, and shows a state before an isolation diffusion region is formed.
同図において、１は電源パッドが形成される部分の下
地のSiO2、２はSiO2膜１周辺にp+型の分離拡散領域を形
成するために不純物が導入される溝パターンで、Siのエ
ピタキシャル層が露出している。また、３は第４図に示
すように、FETのゲートとVEE電源ラインとの間に形成さ
れる静電保護ダイオードD1のn+型のカソード領域、４は
静電保護ダイオードD1周辺にp+型の分離拡散領域を形成
するために不純物が導入される溝パターンで、Siのエピ
タキシャル層が露出している。更に、５は、第４図に示
すように、FETのゲートとVCC電源ラインとの間に入る静
電保護ダイオードD2のp+型のアノード領域を形成するた
めに不純物が導入されるアノード形成領域、６はSiO2膜
である。In the figure, reference numeral 1 denotes SiO 2 underlying the portion where a power supply pad is formed, and 2 denotes a groove pattern into which impurities are introduced in order to form ap + -type isolation diffusion region around the SiO 2 film 1. The epitaxial layer is exposed. Also, as shown in FIG. 4, reference numeral 3 denotes an n + type cathode region of the electrostatic protection diode D1 formed between the gate of the FET and the VEE power supply line, and reference numeral 4 denotes p around the electrostatic protection diode D1. A trench pattern into which an impurity is introduced to form a + -type isolation diffusion region, where the Si epitaxial layer is exposed. Further, FIG. 5 shows an anode formation in which an impurity is introduced to form a p + -type anode region of the electrostatic protection diode D2 which is inserted between the gate of the FET and the Vcc power supply line as shown in FIG. The region 6 is a SiO 2 film.
また、第７図（ａ）は、第６図の一点鎖線で示すＡ−
Ａ矢視断面図、第７図（ｂ）は、第６図の一点鎖線で示
すＢ−Ｂ矢視断面図、第７図（ｃ）は、第６図の一点鎖
線で示すＣ−Ｃ矢視断面図である。図中符号が第６図の
符号と同一のものは第６図と同一のものを示す。また、
７はｐ型のSi基板、８はn-型のSiエピタキシャル層、９
はn+型の埋込層である。Also, FIG. 7 (a) shows A-
FIG. 7 (b) is a sectional view taken along a dashed-dotted line in FIG. 6, and FIG. 7 (c) is a CC arrow shown in a dashed-dotted line in FIG. FIG. 6 that are the same as those in FIG. 6 indicate the same components as those in FIG. Also,
7 is a p-type Si substrate, 8 is an n - type Si epitaxial layer, 9
Is an n + type buried layer.
次に、このウエハにボロンを拡散するための前処理を
行う場合について説明する。Next, a case where a pretreatment for diffusing boron into the wafer is performed will be described.
まず、ウエハ上に残存するレジスト膜やその他の汚染
物を除去するためH2O2/H2SO4の混合液で処理する。次い
で、このウエハを水洗した後、フッ酸を10％含む処理液
に20秒浸漬する。これにより、H2O2/H2SO4の混合液での
処理の際、形成されたエピタキシャル層８上の自然酸化
膜を除去し、ボロンを拡散する領域のエピタキシャル層
８を露出する。その後、このウエハを10分間純水に浸漬
して処理液を洗浄したのち、直ちに温度50℃で10分間、
続いて温度150℃で10分間熱乾燥する。First, the wafer is treated with a mixed solution of H 2 O 2 / H 2 SO 4 to remove the resist film and other contaminants remaining on the wafer. Next, after washing the wafer with water, it is immersed in a processing solution containing 10% hydrofluoric acid for 20 seconds. As a result, the natural oxide film on the formed epitaxial layer 8 is removed at the time of treatment with the mixed solution of H 2 O 2 / H 2 SO 4 , and the epitaxial layer 8 in the region where boron is diffused is exposed. Then, after immersing the wafer in pure water for 10 minutes to wash the processing solution, immediately at a temperature of 50 ℃ for 10 minutes,
Subsequently, heat drying is performed at a temperature of 150 ° C. for 10 minutes.
ところで、ウエハを純水洗浄し、純水中から引き上げ
た直後ウエハ上には水分が残存する。By the way, moisture is left on the wafer immediately after the wafer is washed with pure water and pulled up from pure water.
そして、ボロンを拡散するために露出したSiのエピタ
キシャル層８は疎水性のため、水分をはじく。なお、Si
O2膜1,6は親水性なので、水分に濡れている。はじかれ
たエピタキシャル層８上の水分は表面張力のため凝縮
し、エピタキシャル層８上を転がるように移動する。The Si epitaxial layer 8 exposed to diffuse boron repels moisture because it is hydrophobic. Note that Si
Since the O 2 films 1 and 6 are hydrophilic, they are wet with moisture. Moisture on the repelled epitaxial layer 8 condenses due to surface tension and moves so as to roll on the epitaxial layer 8.
各電源パッド部分のSiO2膜１周辺部に露出したエピタ
キシャル層８上の水分は、連続してつながっている溝パ
ターン２の中を容易に移動し集合する。このため、最後
には集合した水滴の重さによりウエハ上から離脱する。
一方、静電保護ダイオードD1部分の周辺部に露出したエ
ピタキシャル層８上の水分は、溝パターン４が閉路とな
っているので、行く先がなく、溝パターン４の中に残
り、固着してしまう。固着した水分は熱乾燥によっても
除去することが出来ず、ウオータマーク10として残存す
る（第８図（ａ））。なお、このウオータマーク10の成
分はSiO2であることが確認されている。The moisture on the epitaxial layer 8 exposed at the periphery of the SiO 2 film 1 in each power supply pad portion easily moves and collects in the continuously connected groove pattern 2. Therefore, finally, the water drops are separated from the wafer by the weight of the collected water drops.
On the other hand, the moisture on the epitaxial layer 8 exposed in the peripheral portion of the portion of the electrostatic protection diode D1 has no destination and remains in the groove pattern 4 and is fixed because the groove pattern 4 is closed. The fixed moisture cannot be removed even by thermal drying, and remains as a water mark 10 (FIG. 8 (a)). It has been confirmed that the component of the water mark 10 is SiO 2 .
このため、ボロンを拡散したとき、この部分のエピタ
キシャル層８内にはボロンが拡散されない（第８図
（ｂ））。なお、第８図（ｂ）のD1で示す部分は同図
（ａ）の一点鎖線で示すＤ−Ｄ矢視断面図、また、D2で
示す部分は同じくＥ−Ｅ矢視断面図である。Therefore, when boron is diffused, boron is not diffused into the epitaxial layer 8 in this portion (FIG. 8B). 8 (b) is a sectional view taken along the line DD in FIG. 8 (a), and the part indicated by D2 is a sectional view taken along the line EE.
従って、D1のカソード領域３とVCC電源ラインに接続
される埋込層９とが電気的にショートして、第４図に示
すように、D2が保護ダイオードとして働かなくなるとい
う問題がある。Thus, a buried layer 9 which is connected to the cathode region 3 and the V CC supply line D1 is electrically shorted, as shown in FIG. 4, there is a problem that D2 does not act as a protective diode.
また、引出電極としてのポリシリコン膜を形成する際
にこのような前処理を行うと、残存するウオータマーク
のため、エピタキシャル層８との間で正常なコンタクト
が得られないという問題がある。Further, if such a pretreatment is performed when forming a polysilicon film as an extraction electrode, there is a problem that a normal contact with the epitaxial layer 8 cannot be obtained due to a remaining water mark.
そこで本発明は、かかる従来例の問題点に鑑みてなさ
れたものであり、処理液による前処理後の乾燥の際、チ
ップ上のパターンに処理液が残存しないようにすること
ができる半導体装置のパターンを提供することを目的と
するものである。Therefore, the present invention has been made in view of the problems of the conventional example, and has been made in consideration of a semiconductor device which can prevent a processing liquid from remaining in a pattern on a chip when drying after preprocessing with a processing liquid. It is intended to provide a pattern.
上記課題は、チップ上に形成された閉路となっている
溝パターン又は孤立しているパターンを溝パターンによ
って、チップを区分している切り溝のパターンに接続し
てなることを特徴とする半導体装置によって解決され
る。The above object is to provide a semiconductor device wherein a closed groove pattern or an isolated pattern formed on a chip is connected to a kerf pattern dividing the chip by a groove pattern. Solved by
本発明の半導体装置によれば、チップ上に形成された
閉路となっている溝パターン又は孤立しているパターン
を溝パターンによって、チップを区分している切り溝の
パターンに接続している。このため、処理液による前処
理後、閉路となっている溝パターン又は孤立しているパ
ターン上に残存する処理液の液滴は、本発明で設けられ
た溝パターンを介して切り溝のパターンに導かれる。そ
して、最後に集合して大きくなった液滴をウエハ上から
容易に離脱させることができる。従って、チップ上に露
出した半導体基板上には処理液が残存しなくなる。According to the semiconductor device of the present invention, the closed groove pattern or the isolated pattern formed on the chip is connected to the cut groove pattern dividing the chip by the groove pattern. For this reason, after the pretreatment with the treatment liquid, the droplets of the treatment liquid remaining on the closed groove pattern or the isolated pattern become the cut groove pattern via the groove pattern provided in the present invention. Be guided. Then, the droplets that have finally gathered and become large can be easily separated from the wafer. Therefore, the processing liquid does not remain on the semiconductor substrate exposed on the chip.
以下、本発明の実施例について、図を参照しながら説
明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の実施例のパターンを有する半導体
装置の電源パッド部分の上面図で、分離拡散領域の形成
前の状態を示している。FIG. 1 is a top view of a power supply pad portion of a semiconductor device having a pattern according to an embodiment of the present invention, showing a state before an isolation diffusion region is formed.
同図において、11は電源パッド部の下地のSiO2膜、12
はSiO2膜11周辺にp+型の分離拡散領域を形成するために
不純物の導入される別のパターンとしての溝パターン、
13は、第４図に示すように、FETのゲートとVEE電源ライ
ンとの間に形成される静電保護ダイオードD1のn+型のカ
ソード領域、14は静電保護ダイオードD1のp+型の分離拡
散領域を形成するために不純物の導入される閉路となっ
ている溝パターンで、溝パターン12と接続されている。
この場合、溝パターン12と14とを接続している溝パター
ンは溝パターン12,14そのものと明確に区別しにくくな
っている。In the figure, reference numeral 11 denotes an SiO 2 film as a base of a power supply pad portion;
Is a groove pattern as another pattern into which impurities are introduced in order to form ap + type isolation diffusion region around the SiO 2 film 11,
13 is an n + type cathode region of the electrostatic protection diode D1 formed between the gate of the FET and the VEE power supply line as shown in FIG. 4, and 14 is a p + type region of the electrostatic protection diode D1. The groove pattern is a closed groove pattern into which impurities are introduced in order to form the isolation diffusion region.
In this case, the groove pattern connecting the groove patterns 12 and 14 is difficult to clearly distinguish from the groove patterns 12 and 14 themselves.
また、15は、第４図に示すように、FETのゲートとVCC
電源ラインとの間に形成される静電保護ダイオードD2の
p+型のアノード領域を形成するために不純物の導入され
るアノード形成領域、16はSiO2膜である。Also, as shown in FIG. 4, 15 is the gate of the FET and V CC
Of the electrostatic protection diode D2 formed between
An anode forming region 16 into which impurities are introduced to form a p + type anode region is a SiO 2 film.
第２図（ａ）は、第１図の一点鎖線で示すＦ−Ｆ矢視
断面図、第２図（ｂ）は、第１図の一点鎖線で示すＧ−
Ｇ矢視断面図、第２図（ｃ）は、第１図の一点鎖線で示
すＨ−Ｈ矢視断面図である。2 (a) is a sectional view taken along the line FF indicated by a dashed line in FIG. 1, and FIG. 2 (b) is a G-line indicated by a dashed line in FIG.
FIG. 2 (c) is a cross-sectional view taken along a line H-H indicated by a dashed line in FIG.
図中符号が第１図の符号と同一のものは第１図と同一
のものを示す。また、17はｐ型のSi基板、18はn-型のSi
のエピタキシャル層、19はn+型の埋込層である。1 that are the same as those in FIG. 1 are the same as those in FIG. 17 is a p-type Si substrate, 18 is an n - type Si substrate.
Is an n + type buried layer.
また、第５図は、電源パッド部及び静電保護ダイオー
ド形成部のチップ上の概略の位置を示す上面図である。
同図に示すように、電源パッド部及び静電保護ダイオー
ド形成部21はチップ20の周辺部に設けられている。な
お、22はチップ化するとき切断される切り溝である。FIG. 5 is a top view showing schematic positions of a power supply pad portion and an electrostatic protection diode forming portion on a chip.
As shown in the figure, the power supply pad portion and the electrostatic protection diode forming portion 21 are provided in the peripheral portion of the chip 20. Incidentally, reference numeral 22 denotes a cutting groove which is cut when the chip is formed.
次に、このウエハにボロンを拡散してp+型の分離領域
を形成するための前処理を行う場合について説明する。Next, a case will be described in which a pretreatment for diffusing boron into this wafer to form ap + -type isolation region is performed.
まず、ウエハ上に残存するレジスト膜やその他の汚染
物を除去するためH2O2/H2SO4の混合液で処理する。First, the wafer is treated with a mixed solution of H 2 O 2 / H 2 SO 4 to remove the resist film and other contaminants remaining on the wafer.
次いで、このウエハを水洗した後、フッ酸を10％含む
処理液に20秒浸漬する。これにより、H2O2/H2SO4の混合
液での処理の後、形成されたエピタキシャル層18上の自
然酸化膜を除去し、ボロンを拡散する領域12,14,15のエ
ピタキシャル層18を露出する。Next, after washing the wafer with water, it is immersed in a processing solution containing 10% hydrofluoric acid for 20 seconds. Thereby, after the treatment with the mixed solution of H 2 O 2 / H 2 SO 4 , the natural oxide film on the formed epitaxial layer 18 is removed, and the epitaxial layers 18 in the regions 12, 14, and 15 for diffusing boron are removed. To expose.
その後、このウエハを10分間純水に浸漬して処理液を
洗浄した後、ウエハを純水中から引き上げる。このと
き、閉路となっている溝パターン14が溝パターンによっ
て別の溝パターン12に接続されているので、溝パターン
14から溝パターン12に水分を導いてい集合させ、最後に
は集合して大きくなった水滴をウエハ上から離脱させる
ことができる。従って、ウエハ上に露出したエピタキシ
ャル層18上には水分が残存することはない。Thereafter, the wafer is immersed in pure water for 10 minutes to wash the treatment liquid, and then the wafer is pulled out of the pure water. At this time, since the closed groove pattern 14 is connected to another groove pattern 12 by the groove pattern, the groove pattern
Moisture is guided from 14 to the groove pattern 12 to be collected, and finally, water droplets that have become larger due to the collection can be separated from the wafer. Therefore, no moisture remains on the epitaxial layer 18 exposed on the wafer.
次に、このウエハを直ちに温度50℃で10分間、続いて
温度150℃で10分間熱乾燥する。Next, the wafer is immediately dried by heating at a temperature of 50 ° C. for 10 minutes and subsequently at a temperature of 150 ° C. for 10 minutes.
その後、カソード領域13をマスクして、溝パターン1
2,14とアノード形成領域15からボロンをエピタキシャル
層18内に導入してそれぞれp+型の分離領域12a,14aとア
ノード領域15aを形成する。このようにして形成された
半導体装置の断面図を第３図（ａ）〜（ｃ）に示す。な
お、この断面図は、第２図（ａ）〜（ｃ）の断面図と対
応している。After that, by masking the cathode region 13, the groove pattern 1 is formed.
Boron is introduced into the epitaxial layer 18 from the anode formation regions 15 to form p + -type separation regions 12a and 14a and the anode region 15a, respectively. FIGS. 3A to 3C are cross-sectional views of the semiconductor device thus formed. Note that this cross-sectional view corresponds to the cross-sectional views of FIGS. 2 (a) to 2 (c).
このとき、エピタキシャル層18が露出しているそれぞ
れの溝パターン12,14とアノード形成領域15にはウオー
タマークが残存していないので、ボロン拡散は正常に行
われ、拡散領域15aと埋込層19とにより静電保護ダイオ
ードD2が正常に形成される。また、拡散領域12a,14aとS
i基板17とにより、静電保護ダイオードD1はD2から完全
に分離される。At this time, since no water mark remains in each of the groove patterns 12, 14 where the epitaxial layer 18 is exposed and the anode forming region 15, boron diffusion is normally performed, and the diffusion region 15a and the buried layer 19 are formed. Thus, the electrostatic protection diode D2 is formed normally. Also, the diffusion regions 12a, 14a and S
With the i-substrate 17, the electrostatic protection diode D1 is completely separated from D2.
その後、上に引出電極としてのポリシリコン膜を形成
するための前処理の際も、同じようにしてウオータマー
クの残存を防止できる。従って、コンタクト不良の発生
を防止できる。Thereafter, even in a pre-process for forming a polysilicon film as an extraction electrode thereon, the remaining water mark can be prevented in the same manner. Therefore, occurrence of contact failure can be prevented.
これにより、作成される半導体装置の歩留りを向上さ
せることができる。Thus, the yield of the manufactured semiconductor device can be improved.
なお、本発明の実施例では、溝パターンによって別の
パターンに接続しているパターンとして閉路となってい
る溝パターン14の場合に本発明を適用したが、孤立して
いるパターンの場合にも本発明を適用できる。In the embodiment of the present invention, the present invention is applied to the case of the groove pattern 14 which is closed as a pattern connected to another pattern by the groove pattern, but the present invention is also applied to the case of an isolated pattern. The invention can be applied.
また、別のパターンとしてのSiO2膜11周辺部に形成さ
れた溝パターン12を、チップ20を区分している切り溝22
のパターンに更に接続してもよい。この場合において、
閉路となっている溝パターン又は孤立しているパターン
から集合した処理液を溝パターン12から切り溝22のパタ
ーンに導き、切り溝22のパターン中を移動させてウエハ
端部から離脱させることができる。Further, a groove pattern 12 formed in the periphery of the SiO 2 film 11 as another pattern is replaced with a cut groove 22 for dividing the chip 20.
May be further connected. In this case,
The processing liquid collected from the closed groove pattern or the isolated pattern is guided from the groove pattern 12 to the kerf 22 pattern, and can be moved in the kerf pattern to be separated from the wafer end. .
以上のように、本発明の半導体装置によれば、チップ
上に形成された閉路となっている溝パターン又は孤立し
ているパターンを溝パターンによって、チップを区分し
ている切り溝のパターンに接続している。このため、処
理液による前処理後、閉路となっている溝パターン又は
孤立しているパターン上に残存する処理液の液滴は、本
発明で設けられた溝パターンを介して切り溝のパターン
に導かれる。そして、最後に集合して大きくなった液滴
をウエハ上から容易に離脱させることができる。従っ
て、チップ上に露出した半導体基板上には処理液が残存
しなくなる。As described above, according to the semiconductor device of the present invention, the closed groove pattern or the isolated pattern formed on the chip is connected to the cut groove pattern dividing the chip by the groove pattern. doing. For this reason, after the pretreatment with the treatment liquid, the droplets of the treatment liquid remaining on the closed groove pattern or the isolated pattern become the cut groove pattern via the groove pattern provided in the present invention. Be guided. Then, the droplets that have finally gathered and become large can be easily separated from the wafer. Therefore, the processing liquid does not remain on the semiconductor substrate exposed on the chip.
従って、前処理されたウエハを拡散処理したり、引出
電極としてのポリシリコン膜を形成したりする場合、従
来のように、該処理液の残存に起因する絶縁膜などの形
成によって拡散されない領域ができたり、コンタクト不
良が発生したりすることを防止できる。Therefore, when a pre-processed wafer is subjected to a diffusion process or a polysilicon film as an extraction electrode is formed, a region which is not diffused due to the formation of an insulating film or the like due to the residual processing solution as in the related art. And the occurrence of contact failure can be prevented.
このため、半導体装置の歩留りの向上を図ることがで
きる。Therefore, the yield of the semiconductor device can be improved.
第１図は、本発明の実施例のパターンを有する半導体装
置の上面図、 第２図（ａ）〜（ｃ）は、本発明の実施例のパターンを
有する半導体装置の断面図、 第３図（ａ）〜（ｃ）は、本発明の実施例のパターンを
有する半導体装置のボロン拡散後の断面図、 第４図は、静電保護ダイオードと電源との接続関係を示
す回路図、 第５図は、ウエハ上のチップの上面図、 第６図は、従来例のパターンを有する半導体装置の上面
図、 第７図（ａ）〜（ｃ）は、従来例のパターンを有する半
導体装置の断面図、 第８図（ａ），（ｂ）は、従来例の問題点を説明する図
である。 〔符号の説明〕 1,6,11,16……SiO2膜、 2,4,12,14……溝パターン、 3,13……カソード領域、 ５……アノード領域、 7,17……Si基板、 8,18……エピタキシャル層 9,19……埋込層、 10……ウオータマーク、 20……チップ、 21……電源パッド及び静電保護ダイオード形成部、 22……切り溝。FIG. 1 is a top view of a semiconductor device having a pattern according to an embodiment of the present invention. FIGS. 2A to 2C are cross-sectional views of a semiconductor device having a pattern according to an embodiment of the present invention. (A) to (c) are cross-sectional views of a semiconductor device having a pattern according to an embodiment of the present invention after boron diffusion. FIG. 4 is a circuit diagram showing a connection relationship between an electrostatic protection diode and a power supply. FIG. 6 is a top view of a chip on a wafer, FIG. 6 is a top view of a semiconductor device having a conventional pattern, and FIGS. 7A to 7C are cross sections of a semiconductor device having a conventional pattern. FIGS. 8 (a) and 8 (b) are diagrams for explaining the problems of the conventional example. [Explanation of symbols] 1,6,11,16 ... SiO 2 film, 2,4,12,14 ... Groove pattern, 3,13 ... Cathode region, 5 ... Anode region, 7,17 ... Si Substrate, 8,18 ... Epitaxial layer 9,19 ... Buried layer, 10 ... Water mark, 20 ... Chip, 21 ... Power supply pad and electrostatic protection diode forming part, 22 ... Cut groove.
Claims (1)
パターン又は孤立しているパターンを溝パターンによっ
て、チップを区分している切り溝のパターンに接続して
なることを特徴とする半導体装置。1. A semiconductor wherein a closed groove pattern or an isolated pattern formed on a chip is connected to a cut groove pattern dividing the chip by a groove pattern. apparatus.
Priority Applications (1)
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|---|---|---|---|
| JP1191919A JP2809728B2 (en) | 1989-07-25 | 1989-07-25 | Semiconductor device |
Applications Claiming Priority (1)
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| JP1191919A JP2809728B2 (en) | 1989-07-25 | 1989-07-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0355837A JPH0355837A (en) | 1991-03-11 |
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|---|---|---|---|---|
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1989
- 1989-07-25 JP JP1191919A patent/JP2809728B2/en not_active Expired - Fee Related
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| JPH0355837A (en) | 1991-03-11 |
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