JP2819520B2 - Ｄｒａｍセル - Google Patents
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般的には半導体記憶デ
バイス、より詳細には、トレンチ記憶キャパシタを持つ
動的ランダムアクセス記憶（Dynamic Random Access Me
mory、ＤＲＡＭ）セルに関するが、本発明によると、セ
ルの保持時間が大きく向上され、また漏れ電流がトレン
チを包囲する埋込み酸化物カラーを使用することによっ
て排除される。
バイス、より詳細には、トレンチ記憶キャパシタを持つ
動的ランダムアクセス記憶（Dynamic Random Access Me
mory、ＤＲＡＭ）セルに関するが、本発明によると、セ
ルの保持時間が大きく向上され、また漏れ電流がトレン
チを包囲する埋込み酸化物カラーを使用することによっ
て排除される。
【０００２】
【従来の技術】セルの保持時間を最大化することが重要
な多くのＤＲＡＭアプリケーションが存在する。より具
体的には、システムのバッテリパワーに依存する様々な
アプリケーションは何度もリフレッシュすることが必要
でないＤＲＡＭセルがあったら非常に有利である。４Ｍ
ビットあるいはこれを超える時間フレームの大規模集積
（ＶＬＳＩ）ＤＲＡＭセルは高密度要件を満たすために
トレンチ記憶キャパシタを必要とする。当分野において
は、半導体基板内に形成されたトレンチ内に位置される
記憶キャパシタを持つＤＲＡＭセルが知られている。例
えば、参照のためにここに編入されている本発明の譲受
人と同一人に譲渡された合衆国特許第４，６８８，０６
３号は半導体基板内に形成されたトレンチ記憶キャパシ
タを使用する基板プレートトレンチ（substrate plate
trench、ＳＰＴ）ＤＲＡＭセルを開示する。基板の一部
が高濃度にドープされ、記憶キャパシタのカウンタ電極
を形成し、一方、このトレンチ内に位置された高濃度に
ドープされた多結晶プラグがこの記憶キャパシタのもう
一方の電極を形成する。このＳＰＴ ＤＲＡＭセルは基
板の導電型とは逆導電型のウエル内に位置された電界効
果形アクセストランジスタを含む。トレンチキャパシタ
はウエルの表面からウエル及び低濃度にドープされた基
板部分を貫通して基板の高濃度にドープされた部分内へ
と伸びる。トレンチ内に位置されたキャパシタ電極はア
クセストランジスタのソース／ドレインに直接に接続さ
れる。
な多くのＤＲＡＭアプリケーションが存在する。より具
体的には、システムのバッテリパワーに依存する様々な
アプリケーションは何度もリフレッシュすることが必要
でないＤＲＡＭセルがあったら非常に有利である。４Ｍ
ビットあるいはこれを超える時間フレームの大規模集積
（ＶＬＳＩ）ＤＲＡＭセルは高密度要件を満たすために
トレンチ記憶キャパシタを必要とする。当分野において
は、半導体基板内に形成されたトレンチ内に位置される
記憶キャパシタを持つＤＲＡＭセルが知られている。例
えば、参照のためにここに編入されている本発明の譲受
人と同一人に譲渡された合衆国特許第４，６８８，０６
３号は半導体基板内に形成されたトレンチ記憶キャパシ
タを使用する基板プレートトレンチ（substrate plate
trench、ＳＰＴ）ＤＲＡＭセルを開示する。基板の一部
が高濃度にドープされ、記憶キャパシタのカウンタ電極
を形成し、一方、このトレンチ内に位置された高濃度に
ドープされた多結晶プラグがこの記憶キャパシタのもう
一方の電極を形成する。このＳＰＴ ＤＲＡＭセルは基
板の導電型とは逆導電型のウエル内に位置された電界効
果形アクセストランジスタを含む。トレンチキャパシタ
はウエルの表面からウエル及び低濃度にドープされた基
板部分を貫通して基板の高濃度にドープされた部分内へ
と伸びる。トレンチ内に位置されたキャパシタ電極はア
クセストランジスタのソース／ドレインに直接に接続さ
れる。
【０００３】合衆国特許第４，６８８，０６３号のＳＰ
Ｔ ＤＲＡＭセルにおいては、厳しい漏れ要件を満たす
ために、電荷は、トレンチ内に形成された誘電的に隔離
された多結晶電極上に蓄電される。漏れをさらに低減す
るために、このＤＲＡＭセルは基板プレートとアクセス
トランジスタ電極との間に挿入されたｎ−ウエルを含
む。コットレル（Cottrell）らによって、ＩＥＤＭ技術
ダイジェスト（IEDM Tech. Digest ）、１９８８年号、
ページ５８４−５８７に掲載の論文『トレンチＤＲＡＭ
アレイのためのｎ−ウエル設計（N-Well Design for Tr
ench DRAM Arrays）』において開示されるように、漏れ
電流に対するＳＰＴ ＤＲＡＭセルの抵抗性をさらに向
上させるために、深さと共に単純に増加するドーピング
プロフィルを持つｎ−ウエルを使用することもできる。
Ｔ ＤＲＡＭセルにおいては、厳しい漏れ要件を満たす
ために、電荷は、トレンチ内に形成された誘電的に隔離
された多結晶電極上に蓄電される。漏れをさらに低減す
るために、このＤＲＡＭセルは基板プレートとアクセス
トランジスタ電極との間に挿入されたｎ−ウエルを含
む。コットレル（Cottrell）らによって、ＩＥＤＭ技術
ダイジェスト（IEDM Tech. Digest ）、１９８８年号、
ページ５８４−５８７に掲載の論文『トレンチＤＲＡＭ
アレイのためのｎ−ウエル設計（N-Well Design for Tr
ench DRAM Arrays）』において開示されるように、漏れ
電流に対するＳＰＴ ＤＲＡＭセルの抵抗性をさらに向
上させるために、深さと共に単純に増加するドーピング
プロフィルを持つｎ−ウエルを使用することもできる。
【０００４】先行技術によるＳＰＴ ＤＲＡＭセルにお
いては、漏れはかなり低減されるが、接合漏れ電流に依
存する寄生電圧が記憶デバイス内に生来的に発生し、こ
れがセルの保持時間を制約する。この漏れ電流は二つの
主な漏れメカニズム、つまり、（１）トレンチ電極拡散
の空間電荷領域内での電荷キャリアの生成及び（２）ト
レンチの空乏側壁に沿っての電荷キャリアの熱的生成の
結果として起こる。第二のメカニズムは、電場を生成
し、生成されたキャリアをトレンチ電極拡散によって集
める作用を持つｎ−ウエルによってさらに悪化される。
ノブル（Noble ）らによって、ＩＥＤＭ技術ダイジェス
ト（IEDM Tech. Digest ）、１９８７年号、ページ３４
０−３４３に掲載の論文『ＤＲＡＭトレンチ記憶キャパ
シタ垂直ゲートダイオードの寄生漏れ電流（Parasitic
Leakage in DRAM Trench StorageCapacitor Vertical G
ated Diodes）』において説明されているように、ＳＰ
ＴＤＲＡＭセルのもう一つの短所は、トレンチにバイア
スが加えられたとき、トレンチのゲーティング動作がｎ
−ウエル／基板接合に影響を与え、これによってｎ−ウ
エルから基板に過剰の電流が流れることである。従っ
て、生来の接合漏れ電流を最少にするＳＰＴ ＤＲＡＭ
セルを開発することが必要である。
いては、漏れはかなり低減されるが、接合漏れ電流に依
存する寄生電圧が記憶デバイス内に生来的に発生し、こ
れがセルの保持時間を制約する。この漏れ電流は二つの
主な漏れメカニズム、つまり、（１）トレンチ電極拡散
の空間電荷領域内での電荷キャリアの生成及び（２）ト
レンチの空乏側壁に沿っての電荷キャリアの熱的生成の
結果として起こる。第二のメカニズムは、電場を生成
し、生成されたキャリアをトレンチ電極拡散によって集
める作用を持つｎ−ウエルによってさらに悪化される。
ノブル（Noble ）らによって、ＩＥＤＭ技術ダイジェス
ト（IEDM Tech. Digest ）、１９８７年号、ページ３４
０−３４３に掲載の論文『ＤＲＡＭトレンチ記憶キャパ
シタ垂直ゲートダイオードの寄生漏れ電流（Parasitic
Leakage in DRAM Trench StorageCapacitor Vertical G
ated Diodes）』において説明されているように、ＳＰ
ＴＤＲＡＭセルのもう一つの短所は、トレンチにバイア
スが加えられたとき、トレンチのゲーティング動作がｎ
−ウエル／基板接合に影響を与え、これによってｎ−ウ
エルから基板に過剰の電流が流れることである。従っ
て、生来の接合漏れ電流を最少にするＳＰＴ ＤＲＡＭ
セルを開発することが必要である。
【０００５】
【発明が解決しようとする課題】本発明は、セルの保持
時間を大きく伸ばし、漏れ電流を最少にするトレンチの
上部を包囲する埋込み酸化物カラーを持つＳＰＴ ＤＲ
ＡＭセルを提供することにある。
時間を大きく伸ばし、漏れ電流を最少にするトレンチの
上部を包囲する埋込み酸化物カラーを持つＳＰＴ ＤＲ
ＡＭセルを提供することにある。
【０００６】
【課題を解決するための手段及び作用】従来のＳＰＴ
ＤＲＡＭセルと同様に、本発明によるＳＰＴ ＤＲＡＭ
セルは電界効果形アクセストランジスタ及び記憶キャパ
シタを含むが、この両者とも半導体基板内のウエル内に
形成される。ウエルは基板の導電型とは逆導電型を持
つ。さらに、ウエルの表面からウエル及び基板の低濃度
にドープされた部分を貫通して記憶キャパシタのカウン
タ電極として機能する基板の高濃度にドープされた部分
に伸びるトレンチが含まれる。トレンチ内に置かれる高
濃度にドープされた多結晶プラグが記憶キャパシタのも
う一方の電極を形成する。このトレンチ電極はアクセス
トランジスタのソース／ドレインにブリッジ領域を介し
て直接に接続される。従来のＳＰＴ ＤＲＡＭセルとは
異なり、本発明によるＳＰＴ ＤＲＡＭセルはトレンチ
の上部を包囲し、アクセストランジスタのソース／ドレ
イン領域からウエルを貫通し基板の低濃度にドープされ
た部分内に伸びる埋込み酸化物カラーを含む。
ＤＲＡＭセルと同様に、本発明によるＳＰＴ ＤＲＡＭ
セルは電界効果形アクセストランジスタ及び記憶キャパ
シタを含むが、この両者とも半導体基板内のウエル内に
形成される。ウエルは基板の導電型とは逆導電型を持
つ。さらに、ウエルの表面からウエル及び基板の低濃度
にドープされた部分を貫通して記憶キャパシタのカウン
タ電極として機能する基板の高濃度にドープされた部分
に伸びるトレンチが含まれる。トレンチ内に置かれる高
濃度にドープされた多結晶プラグが記憶キャパシタのも
う一方の電極を形成する。このトレンチ電極はアクセス
トランジスタのソース／ドレインにブリッジ領域を介し
て直接に接続される。従来のＳＰＴ ＤＲＡＭセルとは
異なり、本発明によるＳＰＴ ＤＲＡＭセルはトレンチ
の上部を包囲し、アクセストランジスタのソース／ドレ
イン領域からウエルを貫通し基板の低濃度にドープされ
た部分内に伸びる埋込み酸化物カラーを含む。
【０００７】酸化物カラーはトレンチの側壁が空乏化す
ることを阻止する。これに加えて、このカラーはｐ+ ／
ｎ−ウエル接合及びｎ−ウエル／基板接合の両方の所で
のトレンチのゲーティング作用を排除する。ノード拡散
がここでは埋込み酸化物層上にあるため、唯一の空乏領
域は埋込みカラーから横方向に離れた所で起こる。これ
は、空乏トレンチ側壁に沿ってのキャリアに起因する過
剰の漏れ電流を最小限にする。こうして、埋込み酸化物
層はリフレッシュ間隔を伸ばすことを可能とし、また、
ウエル電流を低減し、結果として、チップの待機パワー
を下げる。
ることを阻止する。これに加えて、このカラーはｐ+ ／
ｎ−ウエル接合及びｎ−ウエル／基板接合の両方の所で
のトレンチのゲーティング作用を排除する。ノード拡散
がここでは埋込み酸化物層上にあるため、唯一の空乏領
域は埋込みカラーから横方向に離れた所で起こる。これ
は、空乏トレンチ側壁に沿ってのキャリアに起因する過
剰の漏れ電流を最小限にする。こうして、埋込み酸化物
層はリフレッシュ間隔を伸ばすことを可能とし、また、
ウエル電流を低減し、結果として、チップの待機パワー
を下げる。
【０００８】本発明によるＤＲＡＭセル構造を製造する
ための技法についても開示される。本発明によるＳＰＴ
ＤＲＡＭセルを製造するためのプロセスは、従来のＳ
ＰＴ処理とコンパティブルである。開始基板は、ｐ- ／
ｐ+ エピタキシャル成長されたウエーハである。従来の
プロセスと比較して、ｐ- 層はその後成長されるエピタ
キシャル層の厚さに等しい量だけ薄くされる。厚い酸化
物の領域が浅トレンチ分離プロセスを使用して基板内に
形成される。この層は深いトレンチよりも少し大きくさ
れ、これはトレンチを完全に包囲する。酸化物層が次に
従来のエピタキシャルオーバグロース技術を使用して埋
込まれる。次に、窒化物／酸化物スタックがトレンチマ
スクを使用して形成及びパターン化される。複数のトレ
ンチが埋込み層に向け及びこれを貫通して掘られる。こ
れらトレンチがｐ+ 多結晶によって区画及び充填され、
次に、窒化層を平坦化ストップとして使用することによ
って平坦化される。これ以降、本発明の最終ＳＰＴ Ｄ
ＲＡＭセルを得るために従来のプロセスが遂行される。
ための技法についても開示される。本発明によるＳＰＴ
ＤＲＡＭセルを製造するためのプロセスは、従来のＳ
ＰＴ処理とコンパティブルである。開始基板は、ｐ- ／
ｐ+ エピタキシャル成長されたウエーハである。従来の
プロセスと比較して、ｐ- 層はその後成長されるエピタ
キシャル層の厚さに等しい量だけ薄くされる。厚い酸化
物の領域が浅トレンチ分離プロセスを使用して基板内に
形成される。この層は深いトレンチよりも少し大きくさ
れ、これはトレンチを完全に包囲する。酸化物層が次に
従来のエピタキシャルオーバグロース技術を使用して埋
込まれる。次に、窒化物／酸化物スタックがトレンチマ
スクを使用して形成及びパターン化される。複数のトレ
ンチが埋込み層に向け及びこれを貫通して掘られる。こ
れらトレンチがｐ+ 多結晶によって区画及び充填され、
次に、窒化層を平坦化ストップとして使用することによ
って平坦化される。これ以降、本発明の最終ＳＰＴ Ｄ
ＲＡＭセルを得るために従来のプロセスが遂行される。
【０００９】
【実施例】図１には動的ランダムアクセス記憶（ＤＲＡ
Ｍ）セル１０の断面図が示されるが、これは、電界効果
形トランジスタ１２及びトレンチキャパシタ１４を含
み、これらは両者とも半導体基板１６内に形成される。
トランジスタ１２はｎ−ウエル１８内に形成され、高濃
度にドープされたｐ+ 型のソース領域２０及びドレイン
領域２２を含む。ｎ−ウエル１８は基板１６の低濃度に
ドープされたｐ- 型の部分２４内に置かれる。後退酸化
物（recessed oxide、ＲＯＸ）領域２６が記憶セル１０
を基板１６上に形成される他の類似する記憶セルから隔
離する。
Ｍ）セル１０の断面図が示されるが、これは、電界効果
形トランジスタ１２及びトレンチキャパシタ１４を含
み、これらは両者とも半導体基板１６内に形成される。
トランジスタ１２はｎ−ウエル１８内に形成され、高濃
度にドープされたｐ+ 型のソース領域２０及びドレイン
領域２２を含む。ｎ−ウエル１８は基板１６の低濃度に
ドープされたｐ- 型の部分２４内に置かれる。後退酸化
物（recessed oxide、ＲＯＸ）領域２６が記憶セル１０
を基板１６上に形成される他の類似する記憶セルから隔
離する。
【００１０】図１に示されるように、トレンチキャパシ
タ１４が基板１６の表面からｎ−ウエル１８及び低濃度
にドープされた基板部分２４を通じて基板１６の高濃度
にドープされたｐ+ 型の部分３０内へと伸びるトレンチ
２８内に形成される。高濃度にドープされたｐ+ 型の多
結晶シリコンのプラグ３２がトレンチ２８内に置かれ、
基板１６から絶縁材の層３４によって絶縁される。層３
４は、二酸化シリコンの単一層であっても良いが、好ま
しくは、二酸化シリコン、窒化シリコン及び二酸化シリ
コンの層から成る複合三重層から形成される。埋込み酸
化物カラー３６がトレンチ２８の上側部分を包囲し、ソ
ース領域２０及びＲＯＸ領域２６からｎ−ウエル１８を
通じて基板１６の低濃度にドープされた部分２４内へと
伸びる。この埋込み酸化物カラー３６は電気絶縁材、例
えば、二酸化シリコンから成る。埋込み酸化物カラー３
６は、図１に示されるように、ソース領域２０と接触し
ており、且つ絶縁材層３４と接触している。ソース領域
２０及びトレンチ記憶電極として働くプラグ３２は高濃
度にドープされたＰ+ 型の多結晶シリコンのブリッジ領
域３８によって電気的及び物理的に相互接続される。高
濃度にドープされたｎ+ 導電型の多結晶シリコンのゲー
ト電極４０が上に置かれ、ソース領域２０とドレイン領
域２２の間でチャネル領域から薄いゲート酸化物４２に
よって絶縁される。ゲート電極４０は、相互接続配線４
４を介してアレイのＤＲＡＭセル１０の他のゲート電極
に接続され、ワード線を形成する。ドレイン領域２２は
金属相互接続層４６を介して他のＤＲＡＭセルドレイン
に接続され、ビット線を形成する。層４８は金属相互接
続層４６からトレンチキャパシタ１４、ソース２０及び
ゲート電極４０を絶縁する。層４８は二酸化シリコンで
あっても良いが、好ましくは、ホウ素リン酸シリケート
ガラス（boro-phospho silicate glass 、ＢＰＳＧ）と
される。
タ１４が基板１６の表面からｎ−ウエル１８及び低濃度
にドープされた基板部分２４を通じて基板１６の高濃度
にドープされたｐ+ 型の部分３０内へと伸びるトレンチ
２８内に形成される。高濃度にドープされたｐ+ 型の多
結晶シリコンのプラグ３２がトレンチ２８内に置かれ、
基板１６から絶縁材の層３４によって絶縁される。層３
４は、二酸化シリコンの単一層であっても良いが、好ま
しくは、二酸化シリコン、窒化シリコン及び二酸化シリ
コンの層から成る複合三重層から形成される。埋込み酸
化物カラー３６がトレンチ２８の上側部分を包囲し、ソ
ース領域２０及びＲＯＸ領域２６からｎ−ウエル１８を
通じて基板１６の低濃度にドープされた部分２４内へと
伸びる。この埋込み酸化物カラー３６は電気絶縁材、例
えば、二酸化シリコンから成る。埋込み酸化物カラー３
６は、図１に示されるように、ソース領域２０と接触し
ており、且つ絶縁材層３４と接触している。ソース領域
２０及びトレンチ記憶電極として働くプラグ３２は高濃
度にドープされたＰ+ 型の多結晶シリコンのブリッジ領
域３８によって電気的及び物理的に相互接続される。高
濃度にドープされたｎ+ 導電型の多結晶シリコンのゲー
ト電極４０が上に置かれ、ソース領域２０とドレイン領
域２２の間でチャネル領域から薄いゲート酸化物４２に
よって絶縁される。ゲート電極４０は、相互接続配線４
４を介してアレイのＤＲＡＭセル１０の他のゲート電極
に接続され、ワード線を形成する。ドレイン領域２２は
金属相互接続層４６を介して他のＤＲＡＭセルドレイン
に接続され、ビット線を形成する。層４８は金属相互接
続層４６からトレンチキャパシタ１４、ソース２０及び
ゲート電極４０を絶縁する。層４８は二酸化シリコンで
あっても良いが、好ましくは、ホウ素リン酸シリケート
ガラス（boro-phospho silicate glass 、ＢＰＳＧ）と
される。
【００１１】図２には、ＤＲＡＭセル１０の平面図が示
される。図２の配置図には、トレンチキャパシタ１４の
埋込み酸化物層３６に対する関係、及びＤＲＡＭセル１
０の隣接する類似のＤＲＡＭセル１０’に対する関係の
両方が示される。
される。図２の配置図には、トレンチキャパシタ１４の
埋込み酸化物層３６に対する関係、及びＤＲＡＭセル１
０の隣接する類似のＤＲＡＭセル１０’に対する関係の
両方が示される。
【００１２】本発明のＳＰＴ ＤＲＡＭセル１０を製造
するための方法が以下に説明される。ＳＰＴ ＤＲＡＭ
セル１０を製造するためのプロセスは、従来のＳＰＴプ
ロセスとコンパティブルである。図３には、図１のＤＲ
ＡＭセルの厚い酸化物層が形成された後の製造プロセス
の中間段階での断面図が示される。ＤＲＡＭセル１０の
製造はｐ- 型の低濃度にドープされた基板部分５０及び
高濃度にドープされたｐ+ 型の部分３０を持つ基板１６
から開始される。従来のプロセスと比較して、ｐ- 導電
部分５０は、その後成長されるエピタキシャル層の厚さ
に等しい量だけ薄くされる。
するための方法が以下に説明される。ＳＰＴ ＤＲＡＭ
セル１０を製造するためのプロセスは、従来のＳＰＴプ
ロセスとコンパティブルである。図３には、図１のＤＲ
ＡＭセルの厚い酸化物層が形成された後の製造プロセス
の中間段階での断面図が示される。ＤＲＡＭセル１０の
製造はｐ- 型の低濃度にドープされた基板部分５０及び
高濃度にドープされたｐ+ 型の部分３０を持つ基板１６
から開始される。従来のプロセスと比較して、ｐ- 導電
部分５０は、その後成長されるエピタキシャル層の厚さ
に等しい量だけ薄くされる。
【００１３】ここに参照のために編入されたダバリ（Da
vari）らによって、ＩＥＤＭ技術ダイジェスト（IEDM T
ech. Digest ）、１９８８年号、ページ９２−９５に掲
載の論文『サブミクロン技術ＣＭＯＳのための拡散サイ
ド壁ドーピングを持つ可変サイズ浅トレンチ分離技術
（A Variable-Size Shallow Trench Isolation（ＳＴ
Ｉ）Technology with Diffused Sidewall Doping for S
ubmicron Technology CMOS）』において説明される浅ト
レンチ分離プロセスの変形が酸化物層３６を形成するた
めに使用される。第一のステップは窒化物／パッド酸化
物スタックを堆積し、これを平坦化することから成る。
次に、浅いトレンチが反応性イオンエッチング（reacti
ve ion etching、ＲＩＥ）によって形成され、酸化物が
化学蒸着（chemical vapor deposition 、ＣＶＤ）によ
って堆積される。最後に、ＣＶＤ酸化物及び窒化物／パ
ッド酸化物スタックがエッチバックされ、表面が酸化物
層３６の表面と層５０の表面が同一平面となるように平
坦化される。この層３６は、トレンチキャパシタを形成
するために使用されるトレンチよりも幾分大きいため
に、これは、このトレンチを完全に包囲する。次に酸化
物層３６が、ここに参照のために編入されるブロナ（Br
onner ）らによって、ＶＳＬＩ技術シンポジュウム（VS
LI Technology Symposium ）、１９８８年５月開催、ペ
ージ２１−２２に掲載の論文『ＶＬＳＩＤＲＡＭのため
のピタキシオーバトレンチ技術（Epitaxy Over Trench
Technology for VLSI DRAM）』に説明される選択性エピ
タキシャルオーバグロース技術を使用してｐ- 型の層５
２を形成するために埋込まれた。
vari）らによって、ＩＥＤＭ技術ダイジェスト（IEDM T
ech. Digest ）、１９８８年号、ページ９２−９５に掲
載の論文『サブミクロン技術ＣＭＯＳのための拡散サイ
ド壁ドーピングを持つ可変サイズ浅トレンチ分離技術
（A Variable-Size Shallow Trench Isolation（ＳＴ
Ｉ）Technology with Diffused Sidewall Doping for S
ubmicron Technology CMOS）』において説明される浅ト
レンチ分離プロセスの変形が酸化物層３６を形成するた
めに使用される。第一のステップは窒化物／パッド酸化
物スタックを堆積し、これを平坦化することから成る。
次に、浅いトレンチが反応性イオンエッチング（reacti
ve ion etching、ＲＩＥ）によって形成され、酸化物が
化学蒸着（chemical vapor deposition 、ＣＶＤ）によ
って堆積される。最後に、ＣＶＤ酸化物及び窒化物／パ
ッド酸化物スタックがエッチバックされ、表面が酸化物
層３６の表面と層５０の表面が同一平面となるように平
坦化される。この層３６は、トレンチキャパシタを形成
するために使用されるトレンチよりも幾分大きいため
に、これは、このトレンチを完全に包囲する。次に酸化
物層３６が、ここに参照のために編入されるブロナ（Br
onner ）らによって、ＶＳＬＩ技術シンポジュウム（VS
LI Technology Symposium ）、１９８８年５月開催、ペ
ージ２１−２２に掲載の論文『ＶＬＳＩＤＲＡＭのため
のピタキシオーバトレンチ技術（Epitaxy Over Trench
Technology for VLSI DRAM）』に説明される選択性エピ
タキシャルオーバグロース技術を使用してｐ- 型の層５
２を形成するために埋込まれた。
【００１４】図４には、ＤＲＡＭセル１０のトレンチ領
域２８を形成した後の製造プロセスのもう一つの中間状
態における断面図が示される。図４の構造は、最初に、
窒化物５４／酸化物５６のスタックを堆積し、これを周
知の技術に従ってトレンチマスクを使用して基板上に平
坦化することによって得られる。基板１６が次に反応性
イオンエッチングされ、基板１６のマスクされない部分
が要求される深さまで除去される。トレンチ２８が埋込
み酸化物層３６を貫通して掘られる。次の層３４がトレ
ンチ２８の表面上に形成される。層３４は、二酸化シリ
コンの単一層であっても良いが、好ましくは、二酸化シ
リコン、窒化シリコン及び二酸化シリコンの層から成る
複合三重層から形成される。この三重層を形成するため
には、第一の酸化物層が熱的に成長される。これは、窒
化物層がまだ基板１６の表面をマスクしているためにト
レンチ２８の表面上にのみ形成される。その後、窒化物
の層が化学蒸着によってこうして熱的に成長された酸化
物の表面全体に堆積される。次に基板１６が熱酸化ステ
ップによって処理されるが、これは、前に堆積された窒
化物層内に存在する可能性のある全てのピンポール内に
熱的に成長された酸化物を形成する。
域２８を形成した後の製造プロセスのもう一つの中間状
態における断面図が示される。図４の構造は、最初に、
窒化物５４／酸化物５６のスタックを堆積し、これを周
知の技術に従ってトレンチマスクを使用して基板上に平
坦化することによって得られる。基板１６が次に反応性
イオンエッチングされ、基板１６のマスクされない部分
が要求される深さまで除去される。トレンチ２８が埋込
み酸化物層３６を貫通して掘られる。次の層３４がトレ
ンチ２８の表面上に形成される。層３４は、二酸化シリ
コンの単一層であっても良いが、好ましくは、二酸化シ
リコン、窒化シリコン及び二酸化シリコンの層から成る
複合三重層から形成される。この三重層を形成するため
には、第一の酸化物層が熱的に成長される。これは、窒
化物層がまだ基板１６の表面をマスクしているためにト
レンチ２８の表面上にのみ形成される。その後、窒化物
の層が化学蒸着によってこうして熱的に成長された酸化
物の表面全体に堆積される。次に基板１６が熱酸化ステ
ップによって処理されるが、これは、前に堆積された窒
化物層内に存在する可能性のある全てのピンポール内に
熱的に成長された酸化物を形成する。
【００１５】次に高濃度にドープされた多結晶シリコン
がシランからシリコンを化学蒸着することによって堆積
され、結果としての層３２をｐ+ 型にするためにホウ素
にてドープされる。層３２はトレンチ２８を満たすのに
十分な厚さに堆積される。基板１６に対して次にＲＩＥ
平坦化ステップが行なわれ、多結晶層の全てがトレンチ
２８の最も上まで除去される。トレンチ絶縁層３４の形
成の際に堆積された窒化物層及び窒化物層５４がＲＩＥ
平坦化ステップの際のエッチストップとして機能する。
この時点において、ＤＲＡＭセル１０は図４の断面図に
示されるような構造を持つ。
がシランからシリコンを化学蒸着することによって堆積
され、結果としての層３２をｐ+ 型にするためにホウ素
にてドープされる。層３２はトレンチ２８を満たすのに
十分な厚さに堆積される。基板１６に対して次にＲＩＥ
平坦化ステップが行なわれ、多結晶層の全てがトレンチ
２８の最も上まで除去される。トレンチ絶縁層３４の形
成の際に堆積された窒化物層及び窒化物層５４がＲＩＥ
平坦化ステップの際のエッチストップとして機能する。
この時点において、ＤＲＡＭセル１０は図４の断面図に
示されるような構造を持つ。
【００１６】図４の構造は、ここで、トレンチポリフィ
ル（trench poly fill）及び平坦化の後の通常のＳＰＴ
セルプロセスに等しい。これ以降、従来のＳＰＴセルプ
ロセスを遂行することによって図１の構造が完成する。
従来のプロセスにおいては、ｎ−ウエル１８を形成する
ためにイオンが注入される。次に、ＲＯＸ領域２６が熱
酸化によって形成され、ＤＲＡＭセル１０が基板１６上
に形成された他の類似のセルから電気的に隔離される。
次に、ブリッジ領域３８及びアクセストランジスタ１２
が形成されるが、これはソース領域２０、ドレイン領域
２２及びゲート４０を持つ。次に、ＢＰＳＧが堆積さ
れ、層４８を形成するためにリフローイングされる。最
後に、コンタクトが開かれ、Ｍ１金属化層が堆積され、
ビットライン金属相互接続層４６を形成するためにパタ
ーン化される。層４６はアルミニウムあるいはタングス
テンとされる。
ル（trench poly fill）及び平坦化の後の通常のＳＰＴ
セルプロセスに等しい。これ以降、従来のＳＰＴセルプ
ロセスを遂行することによって図１の構造が完成する。
従来のプロセスにおいては、ｎ−ウエル１８を形成する
ためにイオンが注入される。次に、ＲＯＸ領域２６が熱
酸化によって形成され、ＤＲＡＭセル１０が基板１６上
に形成された他の類似のセルから電気的に隔離される。
次に、ブリッジ領域３８及びアクセストランジスタ１２
が形成されるが、これはソース領域２０、ドレイン領域
２２及びゲート４０を持つ。次に、ＢＰＳＧが堆積さ
れ、層４８を形成するためにリフローイングされる。最
後に、コンタクトが開かれ、Ｍ１金属化層が堆積され、
ビットライン金属相互接続層４６を形成するためにパタ
ーン化される。層４６はアルミニウムあるいはタングス
テンとされる。
【００１７】当業者においては、図１には単一のＳＰＴ
ＤＲＡＭセル１０のみが示されるが、通常、上に説明
されたのと同一の方法によって同時に複数のＳＰＴ Ｄ
ＲＡＭセル１０がｎ−ウエル１８内に形成されることが
理解できるものである。また、図１にはｎ−ウエル１８
が示されるが、ｐ−ウエルも同様に簡単に使用できるこ
とが理解できる。この場合は、勿論、ソース２０及びド
レイン２２並びに基板部分２４及び３０の導電タイプが
ｎ−導電タイプに変えられなければならない。
ＤＲＡＭセル１０のみが示されるが、通常、上に説明
されたのと同一の方法によって同時に複数のＳＰＴ Ｄ
ＲＡＭセル１０がｎ−ウエル１８内に形成されることが
理解できるものである。また、図１にはｎ−ウエル１８
が示されるが、ｐ−ウエルも同様に簡単に使用できるこ
とが理解できる。この場合は、勿論、ソース２０及びド
レイン２２並びに基板部分２４及び３０の導電タイプが
ｎ−導電タイプに変えられなければならない。
【００１８】本発明が本発明の一例としての好ましい実
施例との関連で説明されたが、当業者においては請求の
範囲によってのみ限定される本発明の精神及び範囲から
逸脱することなく、形式及び細部における前述及びその
他の変更が可能であることを理解できるものである。
施例との関連で説明されたが、当業者においては請求の
範囲によってのみ限定される本発明の精神及び範囲から
逸脱することなく、形式及び細部における前述及びその
他の変更が可能であることを理解できるものである。
【００１９】
【発明の効果】以上説明したように本発明によれば、酸
化物カラーはトレンチのサイドウォールが空乏化するこ
とを阻止するとともに、このカラーはｐ+ ／ｎ−ウエル
接合及びｎ−ウエル／基板接合の両方の所でのトレンチ
のゲーティング作用を排除し、ノード拡散が埋込み酸化
物層上にあることによって、唯一の空乏領域が埋込みカ
ラーから横方向に離れた所で起こるようになっているの
で、空乏トレンチ側壁に沿ってのキャリアに起因する過
剰の漏れ電流が最小限になり、リフレッシュ間隔を伸ば
すことが可能とすると共に、ウエル電流の低減によっ
て、チップの待機パワーを下げることができる。
化物カラーはトレンチのサイドウォールが空乏化するこ
とを阻止するとともに、このカラーはｐ+ ／ｎ−ウエル
接合及びｎ−ウエル／基板接合の両方の所でのトレンチ
のゲーティング作用を排除し、ノード拡散が埋込み酸化
物層上にあることによって、唯一の空乏領域が埋込みカ
ラーから横方向に離れた所で起こるようになっているの
で、空乏トレンチ側壁に沿ってのキャリアに起因する過
剰の漏れ電流が最小限になり、リフレッシュ間隔を伸ば
すことが可能とすると共に、ウエル電流の低減によっ
て、チップの待機パワーを下げることができる。
【図１】本発明に従うトレンチキャパシタの上側部分を
包囲する埋込み酸化物カラーを使用するＳＰＴ ＤＲＡ
Ｍセルの断面図。
包囲する埋込み酸化物カラーを使用するＳＰＴ ＤＲＡ
Ｍセルの断面図。
【図２】トレンチキャパシタに対する埋込み酸化物カラ
ーの関係を示す図１のＳＰＴＤＲＡＭセルの部分平面
図。
ーの関係を示す図１のＳＰＴＤＲＡＭセルの部分平面
図。
【図３】埋込み酸化物層を示す製造の中間段階での素子
断面図。
断面図。
【図４】ウエル及び半導体基板の低濃度にドープされた
部分を貫通して基板の高濃度にドープされた部分内に伸
びるトレンチの上部を包囲する埋込み酸化物カラーを示
す製造の後の段階における素子断面図。
部分を貫通して基板の高濃度にドープされた部分内に伸
びるトレンチの上部を包囲する埋込み酸化物カラーを示
す製造の後の段階における素子断面図。
１０ ＤＲＡＭセル １２ 電界効果トランジスタ １４ トレンチキャパシタ １６ 半導体基板 １８ ｎ−ウエル ２０ ｐ+ 型ソース領域 ２２ ｐ- 型ドレイン領域 ２４ ｐ- 型基板部分 ２６ ＲＯＸ領域 ２８ トレンチ ３０ ｐ+ 型基板部分 ３２ プラグ ３４ 絶縁材層 ３６ 埋込酸化物カラー ３８ ブリッジ領域 ４０ ゲート電極 ４２ ゲート酸化物 ４４ 相互接続配線 ４６ 金属相互接続層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイ、ワン アメリカ合衆国ニューヨーク州、アーモ ンク、ロング、ポンド、３ (56)参考文献 特開 昭62−293757（ＪＰ，Ａ) 米国特許4688063（ＵＳ，Ａ)
Claims (2)
- 【請求項１】上部領域が高度に導電性を有する下部領域
よりも小さい導電性を有する第一の導電型の基板と、 前記基板の前記上部領域内に位置し、前記第一の導電型
とは異なる第二の導電型を持つ第一の領域と、 前記第一の領域の表面から前記第一の領域及び前記上部
領域を貫いて前記下部領域内に伸びるトレンチと、 キャパシタ絶縁層として働く絶縁層によって前記第一の
領域、前記上部領域及び前記下部領域から絶縁された、
前記トレンチ内に設けられた記憶電極と、 前記第一の領域内に位置し、第一の拡散領域と第二の拡
散領域とを有し、前記第一の拡散領域が前記記憶電極に
接続されたアクセスデバイスと、 前記絶縁層と接触し且つ前記トレンチの上部を包囲し、
前記第一の拡散領域の直下から前記第一の領域を通って
前記上部領域へ伸びる埋込み絶縁性カラーとを含むＤＲ
ＡＭセル。 - 【請求項２】前記埋込み絶縁性カラーが前記第一の拡散
領域と接触していることを特徴とする請求項１記載のＤ
ＲＡＭセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US69669191A | 1991-05-07 | 1991-05-07 | |
| US696691 | 1991-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629488A JPH0629488A (ja) | 1994-02-04 |
| JP2819520B2 true JP2819520B2 (ja) | 1998-10-30 |
Family
ID=24798159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4068396A Expired - Lifetime JP2819520B2 (ja) | 1991-05-07 | 1992-03-26 | Ｄｒａｍセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5300800A (ja) |
| EP (1) | EP0513532B1 (ja) |
| JP (1) | JP2819520B2 (ja) |
| DE (1) | DE69220543T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3400143B2 (ja) * | 1994-09-17 | 2003-04-28 | 株式会社東芝 | 半導体記憶装置 |
| US6310375B1 (en) * | 1998-04-06 | 2001-10-30 | Siemens Aktiengesellschaft | Trench capacitor with isolation collar and corresponding manufacturing method |
| JP2006041276A (ja) * | 2004-07-28 | 2006-02-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR101596228B1 (ko) | 2008-10-02 | 2016-02-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688063A (en) | 1984-06-29 | 1987-08-18 | International Business Machines Corporation | Dynamic ram cell with MOS trench capacitor in CMOS |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| DE3572422D1 (en) * | 1984-06-14 | 1989-09-21 | Ibm | Dynamic ram cell |
| JPS61140168A (ja) * | 1984-12-12 | 1986-06-27 | Toshiba Corp | 半導体記憶装置 |
| JPS62293757A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| US4849371A (en) * | 1986-12-22 | 1989-07-18 | Motorola Inc. | Monocrystalline semiconductor buried layers for electrical contacts to semiconductor devices |
| DE3851649T2 (de) * | 1987-03-20 | 1995-05-04 | Nippon Electric Co | Aus einer Vielzahl von Eintransistorzellen bestehende dynamische Speichervorrichtung mit wahlfreiem Zugriff. |
| JPS63258060A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 半導体記憶装置 |
| JPS63307775A (ja) * | 1987-06-09 | 1988-12-15 | Nec Corp | キャパシタおよびその製造方法 |
| JPH021967A (ja) * | 1988-06-09 | 1990-01-08 | Sharp Corp | 半導体メモリ素子 |
-
1992
- 1992-03-26 JP JP4068396A patent/JP2819520B2/ja not_active Expired - Lifetime
- 1992-04-11 DE DE69220543T patent/DE69220543T2/de not_active Expired - Fee Related
- 1992-04-11 EP EP92106318A patent/EP0513532B1/en not_active Expired - Lifetime
- 1992-10-26 US US07/966,893 patent/US5300800A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688063A (en) | 1984-06-29 | 1987-08-18 | International Business Machines Corporation | Dynamic ram cell with MOS trench capacitor in CMOS |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69220543T2 (de) | 1998-01-15 |
| US5300800A (en) | 1994-04-05 |
| JPH0629488A (ja) | 1994-02-04 |
| DE69220543D1 (de) | 1997-07-31 |
| EP0513532B1 (en) | 1997-06-25 |
| EP0513532A1 (en) | 1992-11-19 |
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