JP2828041B2 - クロック分配方法及びクロック分配回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック分配技術
に関し、特に、半導体集積回路のレイアウト等において
複数の論理ブロックへクロック信号を分配配線するクロ
ック信号の分配方法及びクロック分配回路に関する。

【０００２】

【従来の技術】従来、半導体集積回路において、複数の
論理ブロックに対し同期クロック信号を同一タイミング
にて供給する場合、図４に示すように、クロック発生回
路１０１から各論理ブロック１１０〜１１３へのクロッ
クライン上に、単一タイプのバッファ１０３〜１０９を
ツリー状に配置し、クロック発生回路１０１と各バッフ
ァ間の配線を等配線長にすることで、各論理ブロック１
１０〜１０３へのクロック信号の伝搬遅延差（クロック
スキュー）を少なくする方法（クロックツリーシンセシ
ス）が取られている。この方法は「ツリー状配線駆動方
式」とも呼ばれている。

【０００３】そして、クロックツリーにおけるクロック
スキューを低減するために、例えば特開平４−２２５４
７６号公報には、全てのクロックツリーの遅延時間が全
ツリーの各レベルに及ぶディレイを等しくすることによ
って等しくされ、各レベルのディレイは、各レベルにお
いて各ネットのターミネータの容量を調整することによ
って、あるいは各レベルにおいて各バッファ（ドライ
バ）の駆動能力を調整することによって等しくされ、ネ
ットの容量が低すぎてバッファによって補正できない場
合には当該ネットに容量ターミネータを選択的に追加し
て、各ツリー間のクロック伝達遅延を等しくする方法が
提案されている。

【０００４】また、例えば特開平４−２６９８６０号公
報には、クロック発生回路と各バッファ間配線の配線容
量及び配線抵抗を考慮して、配線遅延時間が等しいとこ
ろでツリーの分岐を行い、各ツリー間のクロック伝達遅
延を等しくする方法が提案されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記公
報に提案される方法においても、微小なクロックライン
の配線ばらつきが生じ、クロックライン上の各バッファ
間の配線及び配線容量、配線抵抗は全く同一とはなら
ず、クロックスキューがゼロとなることはない。

【０００６】また、微細加工技術の進歩に伴い、配線の
微細化が進み、配線抵抗による配線遅延の影響が大きく
なり、このため、微小な配線ばらつきも無視できなくな
ってきた。

【０００７】このクロックスキューにより、特に、順序
回路に誤動作が生じるため、クロック周波数にはおのず
と上限が生じ、半導体集積回路の動作周波数向上の妨げ
となっている。

【０００８】このように、上記従来のクロックツリーシ
ンセシスによるクロック分配方式では、微小なクロック
ラインの配線ばらつきが生じてしまうため、クロックス
キューの低減には限界があるという、問題点を有してい
る。

【０００９】また、クロックライン上のバッファの駆動
能力を高めると、バッファを構成するトランジタのゲー
ト幅が大きくなったり、トランジスタ数が増加するた
め、バッファ自身のサイズが大きくなり、半導体集積回
路の高密度化の妨げになるだけでなく、消費電力も増加
してしまうという、問題点も有している。

【００１０】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、好ましくは半導体
基板上などに配置される複数の論理ブロックに供給され
るクロック信号の遅延時間を、いずれの論理ブロックに
対しても等しくして回路の動作周波数を向上させるクロ
ック分配方法及び回路を提供することにある。

【００１１】

【課題を解決するための手段】前記目的を達成するた
め、本発明のクロック分配方法は、クロック発生回路か
ら同期クロック信号を複数の論理ブロックに対してツリ
ー状に配したバッファを介して同一のタイミングにて供
給するクロック分配方法において、前記クロック発生回
路から前記論理ブロック間へのツリー経路の遅延時間を
算出し、ツリー上のバッファを入力論理しきい値の異な
る複数のバッファから選択的に置換し、各ツリーの伝搬
遅延時間が同一となるように調整することを特徴とす
る。

【００１２】また、本発明のクロック分配回路は、クロ
ック発生回路から同期クロック信号を複数の論理ブロッ
クに対してツリー状に配したバッファを介して同一のタ
イミングにて供給するクロック分配回路において、クロ
ックライン上に入力論理しきい値の異なるバッファが混
在し、各ツリーの伝搬遅延時間が同一とされてなること
を特徴とする。

【００１３】

【発明の実施の形態】以下に、本発明の好ましい実施の
形態及び実施例を順に説明する。本発明は、その好まし
い実施の形態において、クロック発生回路から同期クロ
ック信号を複数の論理ブロックに対して標準バッファを
ツリー状に配してなるクロックツリーの回路接続情報
と、バッファの遅延情報とから、各論理ブロックに至る
各ツリーの伝搬遅延時間を算出し、算出された伝搬遅延
情報の中から最小の伝搬遅延時間のツリーを検出し、最
小の伝搬遅延時間のツリーに関与しない標準バッファに
ついて、該標準バッファと入力論理しきい値が異なる、
予め用意された複数のバッファの中から、該標準バッフ
ァを置換した後のツリーの伝搬遅延時間が短くなるよう
なバッファにて選択的に置換し、前記各ツリーの伝搬遅
延時間が同一となるように自動調整する。ここで、「標
準バッファ」とは、クロックツリーに用いられる入力論
理しきい値（バッファ出力の論理値が反転する入力端子
電圧）が電源電圧の１／２程度である標準的なバッファ
をいう。

【００１４】本発明においては、標準バッファとは入力
論理しきい値が異なるバッファを複数用意し、これらバ
ッファのドライブ能力（電流駆動能力）は、標準バッフ
ァと同等にする。そして、クロックツリー上の標準バッ
ファを、これら入力論理しきい値の異なるバッファから
選択的に置換しクロックツリーの各枝の遅延値を微調整
する。

【００１５】図１は、本発明の実施の形態における全体
の処理を説明するためのフローチャートである。

【００１６】まず、第１のステップにおいて、クロック
ツリーシンセシス手段１１により、標準バッファを用い
てクロックツリーを作成し、半導体集積回路の配線容量
と配線抵抗を含んだネットリスト１３を作成する。な
お、クロックツリーシンセシス手段１１は従来方式のも
のが用いられる。

【００１７】次に、第２のステップにおいて、スキュー
算出手段１４にて、クロックスキューを算出する。その
際、ネットリスト１３と遅延ライブラリ１２により、ク
ロックツリーの各枝（ブランチ）の遅延差（クロックス
キュー）を、回路シミュレータ等により計算する。な
お、遅延ライブラリ１２には、クロックツリー中の標準
バッファの遅延、出力負荷容量による遅延の増加の情
報、出力負荷容量による入力電圧なまりの情報等が格納
されている。また、遅延ライブラリ１２には、入力論理
しきい値の異なるバッファリスト１５の情報も含まれて
いる。

【００１８】次に、第３のステップにおいて、第１のス
テップにて作成されたクロックツリーについて、最短ツ
リー経路遅延時間算出手段１６が、クロックツリーの各
枝の中で伝搬遅延時間の最も短いツリー経路を検索し、
その伝搬遅延時間を抽出する。

【００１９】次に、第４のステップにおいて、バッファ
置換手段１７は、最も伝搬遅延時間の短いツリー経路の
伝搬遅延時間に合わせるように、他の全てのツリー経路
の標準バッファを、遅延ライブラリ１２を参照して、標
準バッファと入力論理しきい値の異なるバッファをバッ
ファリスト１５から選択し、どのバッファに置換するか
否かを決定する。

【００２０】その際、クロックツリーの根（ルート）側
を、ツリーレベルが高いものする（すなわちツリーの葉
（リーフ）側がツリーレベルが低い）と、バッファ置換
決定の評価はまず、ツリーレベルの低い方、即ちクロッ
ク発生回路から遠い方から行う。また、伝搬遅延時間が
最短のツリー経路に関わる標準バッファ、即ち、最も伝
搬遅延時間の短いツリーからクロック発生回路に近い方
にある標準バッファの置換は行われない。

【００２１】評価される標準バッファに入力されるクロ
ック信号の入力電圧なまりを遅延ライブラリ１２を参照
して計算し、計算された入力信号波形のなまりにおい
て、標準バッファに比べて、バッファ置換後の、入出力
間の伝搬遅延時間が小さくなるように、置換すべきバッ
ファを選択する。

【００２２】クロック供給先の論理ブロックのクロック
入力がハイアクティブとされている場合には、入力論理
しきい値の低いバッファに置換することにより、出力電
圧の立ち上がり速度を、標準バッファよりも早くする。

【００２３】逆に、クロック供給先の論理ブロックのク
ロック入力がロウアクティブとされている場合には、入
力論理しきい値の高いバッファに置換することにより、
出力電圧の立ち下がり速度を標準バッファよりも早くす
る。

【００２４】この処理を、順次ツリーレベルの高い方へ
向かって行い、バッファを置換をしたツリー経路の遅延
時間が、最も伝搬遅延時間の短いツリー経路の伝搬時間
に近づいた時に、バッファ置換の処理を終了する。

【００２５】ここで、ツリーレベルの高い方のバッファ
を置換した方がツリーレベルの低い方のバッファを置換
した時よりも、該当ツリーにおける伝搬遅延時間が短縮
される場合には、ツリーレベルの低い方のバッファの置
換は行わず、ツリーレベルの高い方のバッファの置換を
行う。

【００２６】図２は、本発明の実施例を説明するための
図である。クロックツリーシンセシスにより、クロック
発生回路２２から、Ｄ型フリップフロップ３０、３１、
３２、３３へツリー状に標準バッファ２３、２４、２
５、２６、２７、２８、２９を介して同期クロック信号
が分配されている。各Ｄ型フリップフロップは、クロッ
クハイアクティブ、即ちクロック信号の立ち上がりでデ
ータ信号を取り込む。

【００２７】図２において、Ｐ１はクロック発生回路２
２から標準バッファ２３、２４、２６を介してＤ型フリ
ップフロップ３０に到達するツリー経路を表し、Ｐ２は
クロック発生回路２２から標準バッファ２３、２４、２
７を介してＤ型フリップフロップ３１に到達するツリー
経路を表し、Ｐ３はクロック発生回路２２から標準バッ
ファ２３、２５、２８を介してＤ型フリップフロップ３
２に到達するツリー経路を表し、Ｐ４はクロック発生回
路２３から標準バッファ２３、２５、２９を介してＤ型
フリップフロップ３３に到達するツリー経路を表してい
る。

【００２８】まず、各バッファの遅延ライブラリを参照
して回路シミュレータ等により、ツリー経路Ｐ１の伝搬
遅延時間ＴＰ１、ツリー経路Ｐ２の伝搬遅延時間ＴＰ
２、ツリー経路Ｐ３の伝搬遅延時間ＴＰ３、ツリー経路
Ｐ４の伝搬遅延時間ＴＰ４を測定する。

【００２９】次に、伝搬遅延時間ＴＰ１、ＴＰ２、ＴＰ
３、ＴＰ４をそれぞれ比較し、最短ツリー経路を特定す
る。ここで、ＴＰ１が最小であるものとし、最短ツリー
経路はＰ１とする。

【００３０】従って、置換対象の標準バッファは、ツリ
ー経路Ｐ１に関係しない（最短ツリー経路Ｐ１上のバッ
ファ２４、２６でない）、標準バッファ２５、２７、２
８、２９となる。

【００３１】また、他のツリー経路Ｐ２、Ｐ３、Ｐ４
と、最短ツリー経路Ｐ１との伝搬遅延時間差は、それぞ
れ、 ＴＰ２−ＴＰ１＝ΔＴ２１、 ＴＰ３−ＴＰ１＝ΔＴ３１、 ＴＰ４−ＴＰ１＝ΔＴＰ４１、 とする。

【００３２】ツリー経路Ｐ２について標準バッファの置
換を行う。Ｄ型フリップフロップ３１はクロックハイア
クティブであるから、標準バッファ２７を入力論理しき
い値の低いバッファに置換することにより、出力電圧を
置換前よりも早く立ち上げることを可能とし、遅延時間
差ΔＴ２１を小さくする。その際、置換可能なバッファ
リストよりバッファを逐次選択する。すなわち、回路シ
ミュレータ等により、出力負荷量によるバッファ２４の
出力電圧なまりを計算し、更にその出力電圧なまりが影
響する標準バッファ２７を置換したバッファの入力立ち
上がりから出力立ち上がりまでの時間を計算し、ΔＴ２
１が最小になるバッファを選択する。

【００３３】同様にして、ツリー経路Ｐ３について標準
バッファ２８の置換を行い、ツリー経路Ｐ４についても
標準バッファ２９の置換を行う。これらツリー経路Ｐ
３、Ｐ４において、ツリーレベルの高い標準バッファ２
５のみを置換した方が、標準バッファ２８、２９を置換
したよりもΔＴ３１、ΔＴ４１が小さくなる場合には、
標準バッファ２５のみを置換する。もちろん、標準バッ
ファ２５、２８、２９全てを置換した方がΔＴ３１、Ｔ
４１が小さくなる場合には、これら全てを置換する。

【００３４】なお、バッファ置換処理上の注意として以
下のようなことがある。例えば、クロックライン上の標
準バッファを複数直列に入力論理しきい値の低いバッフ
ァで置換した場合、クロック信号の立上りでは出力が標
準バッファに比べて早く立ち上がるが、クロック信号の
立ち下がりでは、出力が逆に標準バッファより遅く立ち
上がるため、クロック信号の立ち上がりと立ち下がりの
両方では、結局標準バッファと伝搬遅延は変わらず、入
力論理しきい値の異なるバッファ置換によるスキュー低
減の効果は低くなる。

【００３５】このため、クロック信号を受ける論理ブロ
ックに最も近いところ、即ちクロック発生回路から最も
遠いところに、論理しきい値の異なるバッファを置換す
ると、クロックを受ける論理ブロックの動作に直接影響
するため、効果が高い。

【００３６】また、入力電圧の入力なまりの大きいとこ
ろでは、バッファの入力論理しきい値の変化が大きく出
力に作用するため、入力論理しきい値の異なるバッファ
で置換すると効果が高い。

【００３７】図３は、本発明を大規模回路に適用した実
施例を説明するための図である。図３に示す回路は、ク
ロック発生回路３８、３９からの２つの互いに独立な同
期クロック信号のクロックツリーを持つ。この場合、各
クロックツリー毎にバッファの置換を行い、クロックス
キューを低減する。

【００３８】上記各実施例の作用効果として、クロック
ツリーにおけるクロックライン上のバッファを異なる入
力論理しきい値を持つバッファで置換し、前段の出力な
まりの効果により、置換されたバッファの出力を、置換
前の標準バッファよりも早く遷移させることにより、ク
ロック信号の遅延時間をどの論理ブロックに対しても等
しくし、これにより、論理ブロックの誤動作を防止し、
回路の動作周波数を向上させることを可能としている。

【００３９】入力クロック信号がハイアクティブである
場合、バッファ置換後と置換前の出力遅延時間差Δｔは
以下の式（１）で近似できる。

【００４０】

【数１】

【００４１】例えば、クロック信号置換するバッファの
入力電圧なまりが１ボルトあたり１ナノ秒（ｎｓ）生
じ、標準バッファの入力論理しきい値が１．６５
［Ｖ］、置換するバッファの入力論理しきい値が１．４
［Ｖ］の場合、バッファ置換前に比べ置換後のバッファ
の出力の立ち上がりは１５０ピコ秒（ｐｓ）早くなる。

【００４２】従って、クロックスキューが数百ピコ秒生
じる場合、本実施例により数十ピコ秒以下まで低減させ
ることが可能となる。

【００４３】また、上記実施例においては、置き換える
バッファのサイズを変えずに済むことから、例えば半導
体集積回路の集積度を変えずに済む。さらに、バッファ
のドライブ能力も変えずに済むことから、バッファの置
換により半導体集積回路の消費電力を増大させることは
ない。なお、上記実施例においては、入力論理しきい値
の異なるバッファに変えることから、雑音余裕度が低
く、雑音による電圧変動により入力論理しきい値を変え
たバッファが誤動作する可能性も考えられるため、当然
のことながら、雑音対策を十分配慮することが必要とさ
れる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
クロックツリーにおけるクロックライン上のバッファを
異なる入力論理しきい値を持つバッファで置換し、前段
の出力なまりの効果により、置換されたバッファの出力
を、置換前の標準バッファよりも早く遷移させることに
より、各ツリー間の伝搬遅延差（クロックスキュー）を
低減することを可能としている。このため、本発明によ
れば、クロック信号の遅延時間をどの論理ブロックに対
しても等しくし、論理ブロックの誤動作を防止し、回路
の動作周波数を向上させることを可能とするという効果
を奏する。

【００４５】本発明の効果の一例を定量的に示すと、入
力クロック信号がハイアクティブの場合において、例え
ばクロック信号置換するバッファの入力電圧なまりが１
ボルトあたり１ナノ秒（ｎｓ）生じ、標準バッファの入
力論理しきい値が１．６５［Ｖ］、置換するバッファの
入力論理しきい値が１．４［Ｖ］の場合、バッファ置換
前に比べ置換後のバッファの出力の立ち上がりは１５０
ピコ秒（ｐｓ）早くなり、クロックスキューが数百ピコ
秒生じる場合、本発明により数十ピコ秒以下まで低減さ
せることを可能としている。

【００４６】また、本発明によれば、置き換えるバッフ
ァの大きさを大きく変えずに済むことから半導体集積回
路の集積度を変えずに済む。

【００４７】さらに、本発明によれば、バッファのドラ
イブ能力も変えずに済むことから、半導体集積回路の消
費電力を増大させることもない。

【図面の簡単な説明】

【図１】本発明の実施の形態における処理を説明するた
めの流れ図である。

【図２】本発明の実施例を説明するための図である。

【図３】本発明を大規模回路へ適用した実施例を説明す
るための図である。

【図４】クロックツリーを説明するための図である。

【符号の説明】

２３〜２９ バッファ ３０〜３３ Ｄ型フリップフロップ ３４〜３７ 論理ブロック群 ３８、３９ クロック発生回路 Ｐ１〜Ｐ４ ツリー経路 １０２〜１０９ バッファ １１０〜１１３ 論理ブロック

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】クロック発生回路から同期クロック信号を
   複数の論理ブロックに対してツリー状に配したバッファ
   を介して同一のタイミングにて供給するクロック分配方
   法において、 前記クロック発生回路から前記論理ブロック間へのツリ
   ー経路の遅延時間を算出し、 ツリー上のバッファを入力論理しきい値の異なる複数の
   バッファから選択的に置換し、各ツリーの伝搬遅延時間
   が同一となるように調整することを特徴とするクロック
   分配方法。
2. 【請求項２】クロック発生回路から同期クロック信号を
   複数の論理ブロックに対して標準バッファをツリー状に
   配してなるクロックツリーの回路接続情報と、バッファ
   の遅延情報とから、前記各論理ブロックに至るツリーの
   伝搬遅延時間を算出し、 算出された伝搬遅延情報の中から最小の伝搬遅延時間の
   ツリーを検出し、 最小の伝搬遅延時間のツリーに関与しない標準バッファ
   について、該標準バッファと入力論理しきい値が異な
   る、予め用意された複数のバッファの中から、前記標準
   バッファを置換した後のツリーの伝搬遅延時間が短くな
   るようなバッファにて選択的に置換し、前記各ツリーの
   伝搬遅延時間が同一となるように自動調整する、ことを
   特徴とするクロック分配方法。
3. 【請求項３】前記標準バッファと置換されるバッファの
   駆動能力を前記標準バッファと同等としたことを特徴と
   する請求項２記載のクロック分配方法。
4. 【請求項４】クロック発生回路から同期クロック信号を
   複数の論理ブロックに対してツリー状に配したバッファ
   を介して同一のタイミングにて供給するクロック分配回
   路において、 クロックライン上に入力論理しきい値の異なるバッファ
   が混在し、各ツリーの伝搬遅延時間が同一とされてなる
   ことを特徴とするクロック分配回路。