JP2829120B2 - データ送信回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えば、ローカルエリアネットワークの各
ステーションから周期的に同報通信に供用され、CPUの
負荷を軽減するデータ送信回路に関する。

（従来の技術） 従来のデータ送信回路を第７図を用いて説明する。

CPU33は、タイマ（図外）に送信する周期をセット
し、メモリ35に送信すべきブロック番号を設定する。上
記ブロック番号は、コモンメモリ37を複数のブロックに
分割された当該ブロックを指す番号である。上記タイマ
から割り込み要求されるとCPU33は、メモリ35から送信
するブロック番号を読出して当該ブロック番号のコモン
メモリ37上の実アドレスを演算する。演算された実アド
レスおよび送信データ数をCPU33は、送信回路39に設定
して当該送信回路39に送信要求を出力する。送信要求
後、送信可能になると送信回路39は、実アドレスの指す
コモンメモリ37から実アドレスの指す送信データ数分の
データを読出して伝送路41に送信する。送信終了後、CP
U33は、メモリ35からブロック番号を読出してメモリ35
に記憶されているブロックが無くなるまで上述した動作
を繰り返す。

上記データ送信回路を備えた伝送方式としては、第８
図に示すステーションＡのコモンメモリ37のブロックｋ
を伝送路41を介して送信するとステーションＢ〜Ｚのコ
モンメモリ37のブロックｋのデータが更新される。上記
回路においては、送信する周期が速くなるとCPUの負荷
の増加を抑えるのが容易でなかった。

（発明が解決しようとする課題） ところで、従来は、タイマから割り込みがある毎に送
信処理を実行するため、タイマからの割り込み要求が頻
繁に発生するとCPU33は、送信する周期が速くなり、当
該送信処理に費やす時間が増加するので、他の処理、例
えば、データの読出し又は書込み等の処理が不可能にな
り、装置の処理能力の低下を招来のおそれがあった。

本発明は、上記に鑑みてなされたものであり、その目
的は、スキャン伝送方式（各ステーションが各々共通の
コモンメモリを有し、このコモンメモリを複数のブロッ
クに分割して各ステーションごとに割り当て、各ステー
ションは所要データを自ステーションのコモンメモリに
おける自局に割当てられているブロックに書込んで送信
し、この送信データを受けた他のステーションは、自ス
テーションのコモンメモリにおいて該当するブロックの
内容を更新していくことを繰返すことにより、各ステー
ションのコモンメモリ各々の内容が常に最新のデータに
更新できるようにする伝送方式）の送信制御をCPUの介
在なしに自動的に行うデータ送信回路を提供することに
ある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明は、スキャン伝送方
式のローカルエリアネットワークの各ステーションに配
置されるデータ送信回路であって、記憶空間が複数のブ
ロックに分けられ、かつ各ブロックごとに実当アドレス
が割り付けられ、当該ブロックごとに送信データが格納
されるコモンメモリと、前記ブロック単位で前記送信デ
ータを送信する回数をカウントするカウンタと、前記コ
モンメモリの複数のブロックのうち、前記送信データが
格納されているブロックそれぞれに対応したブロック番
号それぞれを前記ステーションに設けられたCPUからの
指示によって記憶する記憶手段と、この記憶手段に記憶
されているブロック番号それぞれに対応する前記コモン
メモリのブロックそれぞれに割り付けられている実アド
レスを生成するアドレス生成手段と、データを送信する
周期を決定するタイマと、このタイマがタイムアップし
たときに、前記カウンタのカウント回数が所定値に到達
するまで、前記記憶手段に記憶されているブロック番号
それぞれに対応して前記実アドレス生成手段が生成する
実アドレスに該当する前記コモンメモリ内のブロックそ
れぞれに格納されている送信データを順次、前記ローカ
ルエリアネットワークの伝送路に送信する送信制御手段
と、 を備えたことを要旨する。

（作用） 上記構成を備えたデータ送信回路においては、記憶手
段にコモンメモリの複数のブロックのうち、送信データ
が格納されているブロックの実アドレスそれぞれに対応
したブロック番号を記憶し、この記憶手段に記憶されて
いるブロック番号に対応するコモンメモリの実アドレス
をアドレス生成手段によって生成し、データを送信する
周期を決定するタイマがタイムアップしたときに、送信
制御手段が、データ送信回数をカウントするカウンタの
カウント回数が所定値に到達するまで、記憶手段に記憶
されているブロック番号それぞれに対応して実アドレス
生成手段が生成する実アドレスに該当するコモンメモリ
内のブロックに格納されている送信データを順次、ロー
カルエリアネットワークの伝送路に送信する。これによ
って、データ送信回路側でCPUの介在なしに他のステー
ションにデータ送信を行い、CPUの負荷の増加を防止し
て、装置の処理能力を向上できる。

（実施例） 以下、図面を用いて本発明の実施例を説明する。

第１図は本発明のデータ送信回路に係る一実施例を示
す回路図である。

上記データ送信回路１は、記憶回路3,実アドレス生成
回路５およびタイマ７を備えている。

記憶回路３は送信するブロック番号が設定される、２
ポートメモリであり、実アドレス生成回路５は記憶回路
３に記憶されているブロック番号から該当するブロック
の後述するコモンメモリ19の実アドレスを生成する回路
であり、タイマ７は送信する周期を決定するものであ
る。

また、データ送信回路１は、送信回数カウンタ9,制御
回路11および調停／切換え回路13を備えている。

上記送信回数カウンタ９は、データを送信する回数を
カウントするカウンタであり、当該カウント値（出力
値）が記憶回路３のアドレスを指す。

制御回路11は、タイマ７がタイムアップすると実アド
レス生成回路５により生成された実アドレスおよび送信
するブロックの送信データ数を後述する送信回路21に出
力し、送信回数カウンタ９のリセットまたはカウントア
ップを実行する。

調停／切換え回路13は、送信回路21のアクセスを制御
回路11または後述するCPU15に切換える。

上記データ送信回路１を備えた、例えばローカルエリ
アネットワークのステーションの構成を示すブロック図
を第２図に示す。

上記ステーションは、データ送信回路１の他にCPU15,
メモリ17,コモンメモリ19および送信回路21を備えてい
る。

上記CPU15はステーション全体を制御するものであ
り、メモリ17はCPU15の動作等のプログラムを記憶する
メモリであり、コモンメモリ19は各ステーションごとに
共通の内容のメモリで、記憶空間が各ステーションごと
の複数のブロックに分けられ、かつブロックごとに実ア
ドレスが割当てられている。送信回路21はデータ送信回
路１の制御回路11またはCPU15からの送信要求に応答し
て伝送路23にブロック番号等のデータを伝送する回路で
ある。

第３図は記憶回路３を示す図であり、先頭アドレスの
アドレス「０」にブロック番号（ブロックNo.）Ｐが設
定され、アドレス「１」にブロック番号Ｑ、アドレス
「２」にブロック番号Ｒが設定され、以下、順次ブロッ
ク番号が設定されている。上記記憶回路３にブロック番
号の設定後、CPU15は、タイマ７に送信する周期を設定
して送信を開始させる。この時、送信回数カウンタ９の
初期値は「０」であり、当該初期値「０」が記憶回路３
のアドレス「０」を指し、送信するブロック群の先頭を
示している。

第４図は記憶回路３のブロック番号とコモンメモリ19
との対応を示す図である。

現在、送信回数カウンタ９のカウンタ値は、記憶回路
３のアドレス「０」のブロックNo.Pを指している。この
ブロックNo.Pを実アドレス生成回路５は、コモンメモリ
19上の実アドレスを生成する。上記実アドレスの指す領
域は、コモンメモリ19のブロックＰである。

次に本実施例の作用を説明する。

まず、回路に電源投入後、調停／切換え回路13により
制御回路11側に切換えた後に当該CPU15は、送信するブ
ロック番号を記憶回路３の先頭アドレスから設定する。
上記CUP15は、制御回路11に送信するブロックの送信デ
ータ数を設定して、制御回路11が内部レジスタに当該送
信データ数を記憶する。そして、CPU15は、タイマ７に
送信する周期を設定して送信を開始させる。

送信開始時、送信回数カウンタ９の初期値は「０」で
あり、記憶回路３の先頭アドレス「０」のブロックNo.P
を指す。実アドレス生成回路５は、ブロックNo.Pをコモ
ンメモリ19上の実アドレスに生成して制御回路11に出力
する。制御回路11は、タイマ７がタイムアップすると送
信制御を開始して、実アドレス生成回路５から入力され
る実アドレスおよび内部レジスタ（図示せず）に記憶し
ている送信データ数を送信回路21に設定して、送信要求
を通知する。送信要求を通知後、送信回路21は、伝送路
23が送信可能になると実アドレスの指すコモンメモリ19
上のブロックＰのデータを伝送路23に送信する。

ブロックＰ内のデータの送信後、制御回路11は送信回
数カウンタ９をカウントアップして当該送信回数カウン
タ９のカウント値が記憶回路３のアドレス「１」を指
す。

以上の動作を記憶回路３に設定されたブロックNo.が
なくなるまで、あるいはシステムで設定されている所定
回数に到達するまで繰り返す。設定されたブロックNo.
がなくなり、あるいは所定回数の送信が終了すると制御
回路11は、送信回数カウンタ９をリセットしてタイマ７
がカウントアップするまで待ち状態になる。そして送信
権を次のステーションの同じデータ送信回路に渡すこと
になる。

これにより、データ制御をCPU15の介在なしに実行す
ることができ、送信する周期が速くなった場合でもCPU1
5の負荷を増加させずに送信可能になるので、装置の処
理能力を向上できる。

なお、本実施例は、記憶回路３に実アドレスを示すポ
インタを設定すると実アドレス生成回路５を省略可能で
ある。

次に本発明の他の実施例を第５図および第６図を用い
て説明する。

まず、記憶回路３に設定されているブロックの送信す
る周期が高速周期用、中速周期用および低速周期用に優
先度が付けられている場合、第５図に示す如く各周期毎
に送信回数カウンタ25a等を備える。すなわち、高速周
期用の送信回数カウンタ25aおよびタイマ27aを備えて切
換え回路31に接続されている。中速周期用には、送信回
数カウンタ25b,タイマ27bおよびアドレスオフセット回
路29bを備え、低速周期用は送信回数カウンタ25c,タイ
マ27cおよびアドレスオフセット回路29cを備えて切換え
回路31に接続されている。上記アドレスオフセット回路
29b,29cは、送信回数カウンタ25b,25cからの出力値に対
してオフセット1,2を有する。これにより、第６図に示
す記憶回路３は、高速周期用の先頭アドレスにブロック
No.P、次アドレスにブロックNo.Qを設定し、中速周期用
の先頭アドレスにブロックNo.S、次アドレスにブロック
No.Tを設定し、低速周期用の先頭アドレスにブロックN
o.U、次アドレスにブロックNo.Vを設定している。

制御回路11は、送信するブロックの周期を検出して切
換え回路31に制御信号を出力することにより、高速周期
用，中速周期用および低速周期用から入力されるアドレ
ス値により記憶回路３へのアドレスが切換えられる。上
記記憶回路３から読出されたブロック番号は実アドレス
生成回路５により実アドレスに生成されて、送信回路21
を介して伝送路23に送信される。

これにより、ブロックごとに送信する周期に優先度が
ある場合でもCPUに負荷を持たせずに効率良く処理でき
る。

［発明の効果］ 以上説明したように、本発明によれば、各ステーショ
ンのCPUは、本発明のデータ送信回路に対して最初に、
自身の演算処理結果をコモンメモリの該当するブロック
それぞれに送信データとして書込み、これと共に記憶回
路に対してコモンメモリの各ブロックと対応したブロッ
ク番号を記憶させ、どれだけのデータを送信するかを指
示すれば、後は本発明のデータ送信回路側にデータ伝送
制御を任せれば、本発明のデータ送信回路によって、予
めCPUにより指示されたブロック番号に対応するコモン
メモリ上のアドレスを求め、そのアドレスブロックに格
納されているデータを伝送路に順次送出する処理を行う
ことができ、データを送信する周期が速くなる場合に
も、CPUの負荷の増加を防止して、装置の処理能力の向
上を実現できる。

【図面の簡単な説明】

第１図は本発明のデータ送信回路に係る一実施例を示す
回路図、第２図は本発明のデータ送信回路を備えた装置
を示すブロック図、第３図は記憶回路を示す図、第４図
は記憶回路のブロック番号とコモンメモリとの関係を示
す図、第５図および第６図は本発明の他の実施例を示す
図、第７図および第８図は従来例を示す図である。 １……データ送信回路 ３……記憶回路 ５……実アドレス生成回路 ７……タイマ ９……送信回数カウンタ 11……制御回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】スキャン伝送方式のローカルエリアネット
   ワークの各ステーションに設置されるデータ送信回路で
   あって、 記憶空間が複数のブロックに分けられ、かつ各ブロック
   ごとに実アドレスが割り付けられ、当該ブロックごとに
   送信データが格納されるコモンメモリと、 前記ブロック単位で前記送信データを送信する回数をカ
   ウントするカウンタと、 前記コモンメモリの複数のブロックのうち、前記送信デ
   ータが格納されているブロックそれぞれに対応したブロ
   ック番号それぞれを前記ステーションに設けられたCPU
   からの指示によって記憶する記憶手段と、 この記憶手段に記憶されているブロック番号それぞれに
   対応する前記コモンメモリのブロックそれぞれに割り付
   けられている実アドレスを生成するアドレス生成手段
   と、 データを送信する周期を決定するタイマと、 このタイマがタイムアップしたときに、前記カウンタの
   カウント回数が所定値に到達するまで、前記記憶手段に
   記憶されているブロック番号それぞれに対応して前記実
   アドレス生成手段が生成する実アドレスに該当する前記
   コモンメモリ内のブロックそれぞれに格納されている送
   信データを順次、前記ローカルエリアネットワークの伝
   送路に送信する送信制御手段とを備えて成るデータ送信
   回路。