JP2829907B2 - ジッタ付加装置 - Google Patents
ジッタ付加装置Info
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- 230000000694 effects Effects 0.000 description 1
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Description
【０００１】
【産業上の利用分野】この発明は、例えば各種の再生装
置等で発生するジッタ、あるいは伝送路で発生するジッ
タを人工的に発生させ、ジッタ除去回路等の試験を行う
ことに利用することができるジッタ付加装置に関する。
置等で発生するジッタ、あるいは伝送路で発生するジッ
タを人工的に発生させ、ジッタ除去回路等の試験を行う
ことに利用することができるジッタ付加装置に関する。
【０００２】
【従来の技術】例えば、コンパクトディスクあるいは磁
気テープ等から信号を再生する場合、あるいは伝送路を
通じて信号を授受する場合等においてはジッタが発生す
る。これらのジッタはジッタ除去回路によって除去され
て良質な信号とされて再生される。例えば、ジッタ除去
回路のジッタ除去率を測定するには予め規定されたジッ
タを含む信号が必要となる。このような目的のためにジ
ッタ付加装置が用いられ、ジッタ付加装置によってパル
ス列に規定のジッタを付加し、このジッタが付加された
パルス列を利用して各種の試験、測定が行われる。
気テープ等から信号を再生する場合、あるいは伝送路を
通じて信号を授受する場合等においてはジッタが発生す
る。これらのジッタはジッタ除去回路によって除去され
て良質な信号とされて再生される。例えば、ジッタ除去
回路のジッタ除去率を測定するには予め規定されたジッ
タを含む信号が必要となる。このような目的のためにジ
ッタ付加装置が用いられ、ジッタ付加装置によってパル
ス列に規定のジッタを付加し、このジッタが付加された
パルス列を利用して各種の試験、測定が行われる。
【０００３】図５に従来のジッタ付加装置の構成を示
す。図中１１はリタイミングフリップフロップを示す。
このリタイミングフリップフロップ１１のデータ入力端
子Ｄにジッタを付加すべきパルス列ＰＡ（図６Ａ）を入
力し、トリガ入力端子にクロックＰＢ（図６Ｂ）から生
成したトリガ信号ＴＳを入力する。トリガ信号ＴＳは可
変遅延回路１２において遅延時間が変調され、この結果
として出力端子Ｑにジッタが付加されたパルス列が出力
される。
す。図中１１はリタイミングフリップフロップを示す。
このリタイミングフリップフロップ１１のデータ入力端
子Ｄにジッタを付加すべきパルス列ＰＡ（図６Ａ）を入
力し、トリガ入力端子にクロックＰＢ（図６Ｂ）から生
成したトリガ信号ＴＳを入力する。トリガ信号ＴＳは可
変遅延回路１２において遅延時間が変調され、この結果
として出力端子Ｑにジッタが付加されたパルス列が出力
される。
【０００４】つまり、クロックＰＢは固定遅延素子ＤＬ
によって立下りのタイミングがパルス列ＰＡの中央に位
置するように設定され、可変遅延回路１２に与えられ
る。可変遅延回路１２は例えば図７に示すように、抵抗
回路１２Ａとバリキャップのような可変容量素子１２Ｂ
とによって構成することができ、可変容量素子１２Ｂに
発振器１５，１６，１７のいずれか一つから正弦波、鋸
歯状波、ランダム波等の変調信号を与えることにより、
これら変調信号の波形に従って可変遅延回路１２の遅延
時間が変化し、トリガ信号ＴＳに各種パターン（波形）
のジッタが与えられる。このジッタを含むトリガ信号Ｔ
Ｓによってパルス列ＰＡがリタイミングされ、ジッタが
付加される。このようにジッタのゆらぎの波形、ゆらぎ
の幅（振幅）、ゆらぎの繰返し周波数は、発振器１５，
１６，１７から与える変調信号によって決定される。こ
のために切替スイッチＳＷが設けられ、この切替スイッ
チＳＷの切替えによって可変遅延回路１２に与える変調
信号を選択できるように構成される。１８は各発振器１
５，１６，１７の発振周波数、振幅等を設定し、制御す
る制御器を示す。
によって立下りのタイミングがパルス列ＰＡの中央に位
置するように設定され、可変遅延回路１２に与えられ
る。可変遅延回路１２は例えば図７に示すように、抵抗
回路１２Ａとバリキャップのような可変容量素子１２Ｂ
とによって構成することができ、可変容量素子１２Ｂに
発振器１５，１６，１７のいずれか一つから正弦波、鋸
歯状波、ランダム波等の変調信号を与えることにより、
これら変調信号の波形に従って可変遅延回路１２の遅延
時間が変化し、トリガ信号ＴＳに各種パターン（波形）
のジッタが与えられる。このジッタを含むトリガ信号Ｔ
Ｓによってパルス列ＰＡがリタイミングされ、ジッタが
付加される。このようにジッタのゆらぎの波形、ゆらぎ
の幅（振幅）、ゆらぎの繰返し周波数は、発振器１５，
１６，１７から与える変調信号によって決定される。こ
のために切替スイッチＳＷが設けられ、この切替スイッ
チＳＷの切替えによって可変遅延回路１２に与える変調
信号を選択できるように構成される。１８は各発振器１
５，１６，１７の発振周波数、振幅等を設定し、制御す
る制御器を示す。
【０００５】
【発明が解決しようとする課題】図５に示したジッタ付
加装置によれば波形の種類だけ発振器が必要となり、効
率が悪い。また各発振器１５，１６，１７の発振周波
数、振幅等を制御するには、各発振器１５，１６，１７
に使われている抵抗器、コンデンサ等の素子を切替え、
定数を変更する等の構成が必要となるため回路規模が大
きくなり、コストが高くなる欠点がある。
加装置によれば波形の種類だけ発振器が必要となり、効
率が悪い。また各発振器１５，１６，１７の発振周波
数、振幅等を制御するには、各発振器１５，１６，１７
に使われている抵抗器、コンデンサ等の素子を切替え、
定数を変更する等の構成が必要となるため回路規模が大
きくなり、コストが高くなる欠点がある。
【０００６】この発明の目的は簡単な構成によって付加
するジッタの波形、振幅および繰返し周波数を切り替え
ることができるジッタ付加装置を提供しようとするもの
である。
するジッタの波形、振幅および繰返し周波数を切り替え
ることができるジッタ付加装置を提供しようとするもの
である。
【０００７】
【課題を解決するための手段】この発明では、ジッタを
付加すべきパルス列がデータ入力端子に与えられ、トリ
ガ入力端子に所望のパターンで位相が変化するトリガ信
号が入力されるリタイミングフリップフロップと、 パル
ス列に同期してパルス列の周波数の整数倍の周波数のク
ロックを発生する周波数逓倍器と、 周波数逓倍されたク
ロックを計数し、パルス列の周期内を周波数逓倍したク
ロックの周期で分割し、分割した各区間毎に各区間の位
置を表わす計数データを出力するカウンタと、 このカウ
ンタが出力する計数データと対応する形態の数値データ
をカウンタが桁上げ信号を出力毎に変更して出力する位
相データ発生手段と、 カウンタが出力する計数データの
値と、位相データ発生手段が出力する数値データの値が
一致することを検出し、その一致検出タイミングをリタ
イミングフリップフロップのトリガ入力端子に供給する
一致検出回路と、によってジッタ付加装置を構成したも
のである。
付加すべきパルス列がデータ入力端子に与えられ、トリ
ガ入力端子に所望のパターンで位相が変化するトリガ信
号が入力されるリタイミングフリップフロップと、 パル
ス列に同期してパルス列の周波数の整数倍の周波数のク
ロックを発生する周波数逓倍器と、 周波数逓倍されたク
ロックを計数し、パルス列の周期内を周波数逓倍したク
ロックの周期で分割し、分割した各区間毎に各区間の位
置を表わす計数データを出力するカウンタと、 このカウ
ンタが出力する計数データと対応する形態の数値データ
をカウンタが桁上げ信号を出力毎に変更して出力する位
相データ発生手段と、 カウンタが出力する計数データの
値と、位相データ発生手段が出力する数値データの値が
一致することを検出し、その一致検出タイミングをリタ
イミングフリップフロップのトリガ入力端子に供給する
一致検出回路と、によってジッタ付加装置を構成したも
のである。
【０００８】この発明によれば、ジッタを付加すべきパ
ルス列の１周期がＮ等分に分割され、その分割された各
区間において、位相データ発生手段から出力される位相
データと一致するごとに、各区間でトリガ信号を発生さ
せる。位相データ発生手段から出力される位相データを
適宜に設定することによってジッタの波形、繰返し周波
数、振幅を選定することができる。
ルス列の１周期がＮ等分に分割され、その分割された各
区間において、位相データ発生手段から出力される位相
データと一致するごとに、各区間でトリガ信号を発生さ
せる。位相データ発生手段から出力される位相データを
適宜に設定することによってジッタの波形、繰返し周波
数、振幅を選定することができる。
【０００９】従って、この発明によれば位相データを各
種用意することにより、ジッタの波形および繰返し周波
数、振幅を自由に選ぶことができ、小規模の回路構成で
多種の波形、振幅、繰返し周波数を持つジッタを付加す
ることができる。
種用意することにより、ジッタの波形および繰返し周波
数、振幅を自由に選ぶことができ、小規模の回路構成で
多種の波形、振幅、繰返し周波数を持つジッタを付加す
ることができる。
【００１０】
【実施例】図１にこの発明の一実施例を示す。図１にお
いて１０はリタイミングフリップフロップ、ＤＬは固定
遅延素子を示す。この例では、この固定遅延素子ＤＬは
図２Ｂに示すように、クロックＰＢの各立下りのタイミ
ングをパルス列ＰＡの各半周期の開始タイミングに合致
させるために設けた場合を示す。
いて１０はリタイミングフリップフロップ、ＤＬは固定
遅延素子を示す。この例では、この固定遅延素子ＤＬは
図２Ｂに示すように、クロックＰＢの各立下りのタイミ
ングをパルス列ＰＡの各半周期の開始タイミングに合致
させるために設けた場合を示す。
【００１１】この発明では、固定遅延素子ＤＬの後段に
パルス列ＰＡの周波数の整数倍２ N の周波数を持つクロ
ックを発生する周波数逓倍器２１Ａと、周波数逓倍した
クロックを計数し、パルス列ＰＡの周期内を周波数逓倍
したクロックの周期で分割し、分割した各区間毎に位置
を表わす計数データを出力するカウンタ２１Ｂとを設け
る。逓倍器２１Ａの逓倍数２ N は、この例ではＮ＝３に
選定した場合を例示して説明する。Ｎ＝３に選定するこ
とによりクロックＰＢの８倍の周波数のクロックＰＣ
（図２Ｃ）を得ることができ、この８倍の周波数を持つ
クロックＰＣによってクロックＰＢの１周期Ｔを１／８
の分解能で分割することができる。
パルス列ＰＡの周波数の整数倍２ N の周波数を持つクロ
ックを発生する周波数逓倍器２１Ａと、周波数逓倍した
クロックを計数し、パルス列ＰＡの周期内を周波数逓倍
したクロックの周期で分割し、分割した各区間毎に位置
を表わす計数データを出力するカウンタ２１Ｂとを設け
る。逓倍器２１Ａの逓倍数２ N は、この例ではＮ＝３に
選定した場合を例示して説明する。Ｎ＝３に選定するこ
とによりクロックＰＢの８倍の周波数のクロックＰＣ
（図２Ｃ）を得ることができ、この８倍の周波数を持つ
クロックＰＣによってクロックＰＢの１周期Ｔを１／８
の分解能で分割することができる。
【００１２】逓倍器２１Ａで８倍の周波数に変換された
クロックＰＣは、Ｎビットバイナリカウンタ２１Ｂに入
力され、このＮビットバイナリカウンタ２１Ｂによって
計数される。Ｎビットバイナリカウンタ２１ＢはＮ＝３
とすれば３個の出力端子Ｄ0〜Ｄ2 を有し、この出力端
子Ｄ0 〜Ｄ2 に順次計数値が出力される。これと共に桁
上出力端子Ｃに桁上出力信号ＣＹが出力される。
クロックＰＣは、Ｎビットバイナリカウンタ２１Ｂに入
力され、このＮビットバイナリカウンタ２１Ｂによって
計数される。Ｎビットバイナリカウンタ２１ＢはＮ＝３
とすれば３個の出力端子Ｄ0〜Ｄ2 を有し、この出力端
子Ｄ0 〜Ｄ2 に順次計数値が出力される。これと共に桁
上出力端子Ｃに桁上出力信号ＣＹが出力される。
【００１３】この桁上出力信号は位相データ発生手段２
２に与えられる。位相データ発生手段２２はＭビットア
ドレスカウンタ２２Ａと、このＭビットアドレスカウン
タ２２Ａから出力されるアドレス信号によってアクセス
される記憶器２２Ｂとによって構成することができる。
ここで、Ｍ＝３に選定したとすると、アドレスカウンタ
２２Ａは３個の出力端子Ｄ0 〜Ｄ2 を有し、この３個の
出力端子Ｄ0 〜Ｄ2 に計数値を出力する。
２に与えられる。位相データ発生手段２２はＭビットア
ドレスカウンタ２２Ａと、このＭビットアドレスカウン
タ２２Ａから出力されるアドレス信号によってアクセス
される記憶器２２Ｂとによって構成することができる。
ここで、Ｍ＝３に選定したとすると、アドレスカウンタ
２２Ａは３個の出力端子Ｄ0 〜Ｄ2 を有し、この３個の
出力端子Ｄ0 〜Ｄ2 に計数値を出力する。
【００１４】図２ＤにＮビットバイナリカウンタ２１Ｂ
の桁上信号ＣＹを示す。桁上信号ＣＹが１個出力される
ごとにアドレスカウンタ２２Ａから出力されるアドレス
信号（図２Ｅ）は０，１，２，３，４…７，０，１，
２，３…と変化する。図２Ｆは記憶器２２Ｂに記憶した
数値データを示す。図２Ｆに示す数値４，５，４，３，
２，１，２・・・は周波数逓倍したクロックによって分
割した各区間の位置に対応する。つまりＮビットバイナ
リカウンタ２１Ｂが出力する計数データに対応する。
の桁上信号ＣＹを示す。桁上信号ＣＹが１個出力される
ごとにアドレスカウンタ２２Ａから出力されるアドレス
信号（図２Ｅ）は０，１，２，３，４…７，０，１，
２，３…と変化する。図２Ｆは記憶器２２Ｂに記憶した
数値データを示す。図２Ｆに示す数値４，５，４，３，
２，１，２・・・は周波数逓倍したクロックによって分
割した各区間の位置に対応する。つまりＮビットバイナ
リカウンタ２１Ｂが出力する計数データに対応する。
【００１５】記憶器２２Ｂから読み出される数値データ
と、カウンタ２１Ｂから出力される各区間を表す計数デ
ータとを一致検出回路２３に与え、一致検出回路２３に
おいてカウンタ２１Ｂの計数値が位相データ発生手段２
２から出力される数値データと一致したとき、その一致
検出出力（図２Ｈ）をアンドゲート２４を通じてリタイ
ミングフリップフロップ１０のトリガ入力端子Ｔに与え
ることにより、位相データ発生手段２２から出力される
数値データによって規定されるタイミング位置でリタイ
ミングフリップフロップ１０をトリガし、リタイミング
フリップフロップ１０の出力ＰＪ（図２Ｊ）を反転させ
ることができる。
と、カウンタ２１Ｂから出力される各区間を表す計数デ
ータとを一致検出回路２３に与え、一致検出回路２３に
おいてカウンタ２１Ｂの計数値が位相データ発生手段２
２から出力される数値データと一致したとき、その一致
検出出力（図２Ｈ）をアンドゲート２４を通じてリタイ
ミングフリップフロップ１０のトリガ入力端子Ｔに与え
ることにより、位相データ発生手段２２から出力される
数値データによって規定されるタイミング位置でリタイ
ミングフリップフロップ１０をトリガし、リタイミング
フリップフロップ１０の出力ＰＪ（図２Ｊ）を反転させ
ることができる。
【００１６】図２に示した例では、数値データが４，
５，４，３，２，１，２，３，４，５…の順に出力され
る例を示した。従って一致検出回路２３は区間４の位置
と、区間５の位置と、区間４の位置、区間３，区間２，
区間１，区間２，区間３の各区間で一致検出出力（図２
Ｈ）を発生する。この一致検出出力をアンドゲート２４
に与え、このアンドゲート２４で逓倍器２１Ａから出力
されるクロックＰＣの一部ＰＩを取り出し、この信号Ｐ
Ｉ（図２Ｉ）をリタイミングフリップフロップ１０のト
リガ入力端子Ｔに与えることにより、リタイミングフリ
ップフロップ１０の出力端子Ｑから図２Ｊに示す信号Ｐ
Ｊを得ることができる。
５，４，３，２，１，２，３，４，５…の順に出力され
る例を示した。従って一致検出回路２３は区間４の位置
と、区間５の位置と、区間４の位置、区間３，区間２，
区間１，区間２，区間３の各区間で一致検出出力（図２
Ｈ）を発生する。この一致検出出力をアンドゲート２４
に与え、このアンドゲート２４で逓倍器２１Ａから出力
されるクロックＰＣの一部ＰＩを取り出し、この信号Ｐ
Ｉ（図２Ｉ）をリタイミングフリップフロップ１０のト
リガ入力端子Ｔに与えることにより、リタイミングフリ
ップフロップ１０の出力端子Ｑから図２Ｊに示す信号Ｐ
Ｊを得ることができる。
【００１７】信号ＰＪの前縁および後縁は区間３を中心
として区間１，２は進み位相、区間４，５は遅れ位相と
することができる。図２Ｋに信号ＰＪに付加されたジッ
タの等価な波形を示す。この例では、ジッタのゆらぎの
振幅が５−１＝４単位、周期８クロックＰＢの三角波状
に位相が変化するジッタを付加した場合を示す。なお、
ジッタのゆらぎの振幅は記憶器２２Ｂに記憶した位相デ
ータの最大値から最小値を差し引くことによって求めら
れる。尚、ジッタのゆらぎの振幅はＮ＝３の場合、振幅
１単位＝外部クロックＰＢの周期÷２3 、すなわち外部
クロックＰＢの周期が１μｓであったら、振幅１単位は
時間換算で１２５ｎｓである。
として区間１，２は進み位相、区間４，５は遅れ位相と
することができる。図２Ｋに信号ＰＪに付加されたジッ
タの等価な波形を示す。この例では、ジッタのゆらぎの
振幅が５−１＝４単位、周期８クロックＰＢの三角波状
に位相が変化するジッタを付加した場合を示す。なお、
ジッタのゆらぎの振幅は記憶器２２Ｂに記憶した位相デ
ータの最大値から最小値を差し引くことによって求めら
れる。尚、ジッタのゆらぎの振幅はＮ＝３の場合、振幅
１単位＝外部クロックＰＢの周期÷２3 、すなわち外部
クロックＰＢの周期が１μｓであったら、振幅１単位は
時間換算で１２５ｎｓである。
【００１８】位相データ発生器２２を構成する記憶器２
２Ｂは、例えばＲＡＭによって構成することができる。
記憶器２２ＢをＲＡＭによって構成することにより位相
データを書換えることができる。２５は記憶器２２Ｂの
記憶内容を書換えるための制御器（マイクロコンピュー
タ）を示す。この制御器２５には外部メモリ２６が接続
され、外部メモリ２６に各種のパターンを持つ数値デー
タを用意しておき、外部メモリ２６に用意した数値デー
タを必要に応じて記憶器２２Ｂに書き込むことにより、
各種の波形、振幅、繰返し周波数を持つジッタを発生さ
せることができる。
２Ｂは、例えばＲＡＭによって構成することができる。
記憶器２２ＢをＲＡＭによって構成することにより位相
データを書換えることができる。２５は記憶器２２Ｂの
記憶内容を書換えるための制御器（マイクロコンピュー
タ）を示す。この制御器２５には外部メモリ２６が接続
され、外部メモリ２６に各種のパターンを持つ数値デー
タを用意しておき、外部メモリ２６に用意した数値デー
タを必要に応じて記憶器２２Ｂに書き込むことにより、
各種の波形、振幅、繰返し周波数を持つジッタを発生さ
せることができる。
【００１９】以下に、各種の数値データを記憶器２２Ｂ
に記憶させた場合の例を示す。図３は記憶器２２Ｂの第
１アドレス０に数値データ０を記憶させ、第２アドレス
１に数値データ１を記憶させ、第３アドレス２に数値デ
ータ２を記憶させ、第４アドレス３に数値データ３を記
憶させ、第５アドレス４に数値データ４を記憶させ、以
下同様に各アドレス５，６，７に数値データ５，６，７
を記憶させた場合を示す。この場合には、一致検出回路
２３から出力される一致検出出力は図３Ｂに示すように
出力され、アンドゲート２４からは図３Ｃに示すトリガ
信号が出力される。この結果、図３Ｄに示すリタイミン
グフリップフロップの出力ＰＪが得られる。この場合の
ジッタの等価波形は図３Ｅに示すように振幅が７単位、
周期が８クロックＰＢの鋸歯状となる。
に記憶させた場合の例を示す。図３は記憶器２２Ｂの第
１アドレス０に数値データ０を記憶させ、第２アドレス
１に数値データ１を記憶させ、第３アドレス２に数値デ
ータ２を記憶させ、第４アドレス３に数値データ３を記
憶させ、第５アドレス４に数値データ４を記憶させ、以
下同様に各アドレス５，６，７に数値データ５，６，７
を記憶させた場合を示す。この場合には、一致検出回路
２３から出力される一致検出出力は図３Ｂに示すように
出力され、アンドゲート２４からは図３Ｃに示すトリガ
信号が出力される。この結果、図３Ｄに示すリタイミン
グフリップフロップの出力ＰＪが得られる。この場合の
ジッタの等価波形は図３Ｅに示すように振幅が７単位、
周期が８クロックＰＢの鋸歯状となる。
【００２０】この二つの事例から明らかなように、位相
データ発生手段２２から出力する位相データを各種用意
することによりジッタの波形、振幅、繰返し周波数の変
更を容易に行うことができる。図４にＮ＝４，Ｍ＝４に
採った場合の各種の位相データとジッタの等価波形を示
す。Ｎ＝４に採ることにより２N 逓倍器２１Ａ（図１）
はクロックＰＢを１６逓倍する。従って、この場合には
パルス列ＰＡの半周期の１／１６に細分化することにな
る。また位相走査手段２１は４個の出力端子を持つこと
になり、位相データ発生手段２２を構成する記憶器２２
Ｂはアドレスが１６個、出力端子は４個となる。
データ発生手段２２から出力する位相データを各種用意
することによりジッタの波形、振幅、繰返し周波数の変
更を容易に行うことができる。図４にＮ＝４，Ｍ＝４に
採った場合の各種の位相データとジッタの等価波形を示
す。Ｎ＝４に採ることにより２N 逓倍器２１Ａ（図１）
はクロックＰＢを１６逓倍する。従って、この場合には
パルス列ＰＡの半周期の１／１６に細分化することにな
る。また位相走査手段２１は４個の出力端子を持つこと
になり、位相データ発生手段２２を構成する記憶器２２
Ｂはアドレスが１６個、出力端子は４個となる。
【００２１】図４Ａはデータの変化点、図４Ｂは位相デ
ータ発生手段２２を構成する記憶器２２Ｂのアドレスを
示す。図４Ｃは記憶器２２Ｂの各アドレスに位相データ
として０，２，４，６，８，Ａ（１０），Ｃ（１２），
Ｅ（１４）を書き込んだ場合を示す。このような位相デ
ータを記憶器２２Ｂに書き込んだ場合には、ジッタの等
価的な波形は鋸歯状となる。このときジッタのゆれ幅
（鋸歯状波の振幅）はＥ−０＝１４単位、周期８アドレ
スとなる。
ータ発生手段２２を構成する記憶器２２Ｂのアドレスを
示す。図４Ｃは記憶器２２Ｂの各アドレスに位相データ
として０，２，４，６，８，Ａ（１０），Ｃ（１２），
Ｅ（１４）を書き込んだ場合を示す。このような位相デ
ータを記憶器２２Ｂに書き込んだ場合には、ジッタの等
価的な波形は鋸歯状となる。このときジッタのゆれ幅
（鋸歯状波の振幅）はＥ−０＝１４単位、周期８アドレ
スとなる。
【００２２】図４Ｄは数値データとしてアドレス０〜７
に４，５，６，７，８，９，Ａ，Ｂ，を記憶させた場合
を示す。この場合にはジッタのゆれ幅はＢ−４＝７単
位、周期８アドレスの鋸歯状となる。図４Ｅは数値デー
タとしてアドレス０〜Ｆに０，１，２，３，…Ｄ，Ｅ，
Ｆを記憶させた場合を示す。この場合には、ジッタのゆ
れ幅はＦ−０＝１５単位、周期１６アドレスとなる。
に４，５，６，７，８，９，Ａ，Ｂ，を記憶させた場合
を示す。この場合にはジッタのゆれ幅はＢ−４＝７単
位、周期８アドレスの鋸歯状となる。図４Ｅは数値デー
タとしてアドレス０〜Ｆに０，１，２，３，…Ｄ，Ｅ，
Ｆを記憶させた場合を示す。この場合には、ジッタのゆ
れ幅はＦ−０＝１５単位、周期１６アドレスとなる。
【００２３】図４Ｆはアドレス０〜３に数値データとし
て１，５，９，Ｄを記憶させた場合を示す。このように
構成した場合には、ジッタのゆれ幅は１２単位、周期は
４アドレスとなる。このように、この発明によれば数値
データに従ってジッタのゆれ幅および波形、繰返し周波
数を規定することができる。上述では、Ｎ＝３、Ｍ＝３
およびＮ＝４，Ｍ＝４の場合を例示して説明したが、実
用に供する際はＮ＝８，Ｍ＝８程度に採ることが実際的
である。このとき、分解能は１／１２８となる。この程
度の分解能とすることによりジッタの波形を正弦波状、
あるいはランダム波形等、各種の波形を発生させること
ができる。
て１，５，９，Ｄを記憶させた場合を示す。このように
構成した場合には、ジッタのゆれ幅は１２単位、周期は
４アドレスとなる。このように、この発明によれば数値
データに従ってジッタのゆれ幅および波形、繰返し周波
数を規定することができる。上述では、Ｎ＝３、Ｍ＝３
およびＮ＝４，Ｍ＝４の場合を例示して説明したが、実
用に供する際はＮ＝８，Ｍ＝８程度に採ることが実際的
である。このとき、分解能は１／１２８となる。この程
度の分解能とすることによりジッタの波形を正弦波状、
あるいはランダム波形等、各種の波形を発生させること
ができる。
【００２４】
【発明の効果】以上説明したように、この発明によれば
外部メモリ２６に各種の数値データを用意しておき、こ
の外部メモリ２６から位相データ発生手段２２を構成す
る記憶器２２Ｂに数値データを転送するだけでジッタの
波形と、周期およびゆれ幅を自由に変更することができ
る。
外部メモリ２６に各種の数値データを用意しておき、こ
の外部メモリ２６から位相データ発生手段２２を構成す
る記憶器２２Ｂに数値データを転送するだけでジッタの
波形と、周期およびゆれ幅を自由に変更することができ
る。
【００２５】よって、簡単な構成で多種のジッタを発生
することができる。この点で安価で多種のジッタを発生
することができるジッタ付加装置を提供することがで
き、その効果は実用に供して頗る大である。
することができる。この点で安価で多種のジッタを発生
することができるジッタ付加装置を提供することがで
き、その効果は実用に供して頗る大である。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の動作を説明するための波形図。
【図３】図２と同様の波形図。
【図４】図２と条件が異なる場合の動作を説明するため
の波形図。
の波形図。
【図５】従来の技術を説明するためのブロック図。
【図６】従来の技術の動作を説明するための波形図。
【図７】従来の技術に用いた可変遅延回路の一例を示す
接続図。
接続図。
１０ リタイミングフリップフロップ ２１ 位相走査手段 ２２ 位相データ発生手段 ２３ 一致検出回路 ２５ 制御器 ２６ 外部メモリ
Claims (1)
- 【請求項１】 Ａ．ジッタを付加すべきパルス列がデー
タ入力端子に与えられ、トリガ入力端子に所望のパター
ンで位相が変化するトリガ信号が入力されるリタイミン
グフリップフロップと、 Ｂ．上記パルス列に同期して上記パルス列の周波数の整
数倍の周波数のクロックを発生する周波数逓倍器と、 Ｃ．周波数逓倍されたクロックを計数し、上記パルス列
の周期内を上記周波数逓倍したクロックの周期で分割
し、分割した各区間毎に各区間の位置を表わす計数デー
タを出力するカウンタと、 Ｄ．このカウンタが出力する計数データと対応する形態
の数値データを上記カウンタが桁上げ信号を出力する毎
に変更して出力する位相データ発生手段と、 Ｅ．上記カウンタが出力する計数データの値と、上記位
相データ発生手段が出力する数値データの値が一致する
ことを検出し、その一致検出タイミングを上記リタイミ
ングフリップフロップのトリガ入力端子に供給する一致
検出回路と、 によって構成したジッタ付加装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18872391A JP2829907B2 (ja) | 1991-07-29 | 1991-07-29 | ジッタ付加装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18872391A JP2829907B2 (ja) | 1991-07-29 | 1991-07-29 | ジッタ付加装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537311A JPH0537311A (ja) | 1993-02-12 |
| JP2829907B2 true JP2829907B2 (ja) | 1998-12-02 |
Family
ID=16228657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18872391A Expired - Fee Related JP2829907B2 (ja) | 1991-07-29 | 1991-07-29 | ジッタ付加装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829907B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4323873B2 (ja) | 2003-06-13 | 2009-09-02 | 富士通株式会社 | 入出力インタフェース回路 |
| JP2005091108A (ja) * | 2003-09-16 | 2005-04-07 | Advantest Corp | ジッタ発生器及び試験装置 |
| US7596173B2 (en) * | 2005-10-28 | 2009-09-29 | Advantest Corporation | Test apparatus, clock generator and electronic device |
| JP7111962B2 (ja) | 2018-07-25 | 2022-08-03 | 富士通株式会社 | 制御信号送受信システム及び制御信号送受信方法 |
-
1991
- 1991-07-29 JP JP18872391A patent/JP2829907B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0537311A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |
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