JP2845478B2 - 論理回路の遅延時間解析装置 - Google Patents
論理回路の遅延時間解析装置Info
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- JP2845478B2 JP2845478B2 JP1042945A JP4294589A JP2845478B2 JP 2845478 B2 JP2845478 B2 JP 2845478B2 JP 1042945 A JP1042945 A JP 1042945A JP 4294589 A JP4294589 A JP 4294589A JP 2845478 B2 JP2845478 B2 JP 2845478B2
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- Japan
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- delay time
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- logic circuit
- path
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、デジタル・システムの論理回路の遅延時間
解析装置、特に論理回路の遅延時間が期待値より大きい
場合にその原因となっている回路部分を検出する論理回
路の遅延時間解析装置に関する。
解析装置、特に論理回路の遅延時間が期待値より大きい
場合にその原因となっている回路部分を検出する論理回
路の遅延時間解析装置に関する。
（従来の技術） 論理回路の設計においては、論理的な機能のみではな
く、さらに遅延時間に関する設計上の制約（以下タイミ
ング制約と呼ぶ）を満たすように設計する必要がある。
このため、設計した論理回路が正しく動作するか否かの
検証は、一般に論理シミュレーション等による機能検証
に加え、タイミング制約を満たしているか否かを検証す
るタイミング検証も行われる。タイミング検証で検証す
べき項目には、フリップ・フロップのセットアップ時間
やホールド時間を満たしていること、クロック信号にハ
ザードが生じていないこと、組合せ回路部分の最大の遅
延時間がクロックの周期等の期待値以下という制約を満
たしていること等があるが、以下の記述はこのうちの組
合せ回路部分の最大の遅延時間のタイミング検証（以下
遅延時間解析と呼ぶ）に関するものである。
く、さらに遅延時間に関する設計上の制約（以下タイミ
ング制約と呼ぶ）を満たすように設計する必要がある。
このため、設計した論理回路が正しく動作するか否かの
検証は、一般に論理シミュレーション等による機能検証
に加え、タイミング制約を満たしているか否かを検証す
るタイミング検証も行われる。タイミング検証で検証す
べき項目には、フリップ・フロップのセットアップ時間
やホールド時間を満たしていること、クロック信号にハ
ザードが生じていないこと、組合せ回路部分の最大の遅
延時間がクロックの周期等の期待値以下という制約を満
たしていること等があるが、以下の記述はこのうちの組
合せ回路部分の最大の遅延時間のタイミング検証（以下
遅延時間解析と呼ぶ）に関するものである。
従来、遅延時間解析ではパス列挙法（例えば、M.A.Wo
ld著：“Design Verification and Performance Analys
is",15th Design Automation Conference,p264−270,19
78）やPERTに基ずく方法（例えば、R.B.Hitchcock他
著：“Timing Analysis of Computer Hardware",IBM J.
RES.DEVELOP.,vol.26 no.1,p100−105,1982）等による
遅延時間算出ツールを用いて組み合わせ回路の遅延時間
を算出していた。その結果、遅延時間が期待値を越える
信号経路（このような信号経路を以下クリティカルパス
と呼ぶ）が存在した場合には、設計者がクリティカルパ
ス上の論理を解析し遅延時間が期待値以下となるように
論理回路を修正（以下タイミング修正と呼ぶ）してい
た。
ld著：“Design Verification and Performance Analys
is",15th Design Automation Conference,p264−270,19
78）やPERTに基ずく方法（例えば、R.B.Hitchcock他
著：“Timing Analysis of Computer Hardware",IBM J.
RES.DEVELOP.,vol.26 no.1,p100−105,1982）等による
遅延時間算出ツールを用いて組み合わせ回路の遅延時間
を算出していた。その結果、遅延時間が期待値を越える
信号経路（このような信号経路を以下クリティカルパス
と呼ぶ）が存在した場合には、設計者がクリティカルパ
ス上の論理を解析し遅延時間が期待値以下となるように
論理回路を修正（以下タイミング修正と呼ぶ）してい
た。
タイミング修正は、一般にクリティカルスの原因とな
っている部分回路を見つけ、その部分回路に対して回路
をより高速で動作するように修正することにより解決出
来る。しかし、従来の遅延時間算出ツールを用いた遅延
時間解析では、前記部分回路を自動的に検出できないた
め、設計者がクリティカルパス上の論理を解析して部分
回路を見つける必要があり、特に論理の段数が多い場合
にはクリティカルパス上の論理を解析しクリティカルパ
スの原因となっている部分回路を見つけることは困難で
あり、この結果タイミング修正には長時間を要するとい
う問題があった。
っている部分回路を見つけ、その部分回路に対して回路
をより高速で動作するように修正することにより解決出
来る。しかし、従来の遅延時間算出ツールを用いた遅延
時間解析では、前記部分回路を自動的に検出できないた
め、設計者がクリティカルパス上の論理を解析して部分
回路を見つける必要があり、特に論理の段数が多い場合
にはクリティカルパス上の論理を解析しクリティカルパ
スの原因となっている部分回路を見つけることは困難で
あり、この結果タイミング修正には長時間を要するとい
う問題があった。
（発明が解決しようとする課題） この様に従来に遅延時間解析装置では、クリティカル
パスの原因となっている部分回路を自動的に検出できな
いため、設計者にとっては大きな負担となっていた。
パスの原因となっている部分回路を自動的に検出できな
いため、設計者にとっては大きな負担となっていた。
本発明は上記の問題点に鑑みてなされたものであり、
遅延時間解析においてクリティカルパスが存在した場
合、その原因となっているような部分回路を容易に発見
できるようにし、設計効率の向上を目的とする。
遅延時間解析においてクリティカルパスが存在した場
合、その原因となっているような部分回路を容易に発見
できるようにし、設計効率の向上を目的とする。
（課題を解決するための手段） 本発明の遅延時間解析装置は、論理回路中の信号伝播
経路とその遅延時間とを求める遅延時間算出手段を有す
る遅延時間解析装置において、前記論理回路の遅延時間
が期待値よりも大きいクリティカル・パスが複数経路存
在している場合に、各素子に対してその素子を含むクリ
ティカル・パスの経路数を算出する経路数算出手段と、
経路数の範囲を指定する経路数指定手段と、前記経路数
算出手段により算出した経路数が前記経路数指定手段に
より指定された経路数の範囲に含まれる素子を検出する
素子検出手段とを有することを特徴としている。
経路とその遅延時間とを求める遅延時間算出手段を有す
る遅延時間解析装置において、前記論理回路の遅延時間
が期待値よりも大きいクリティカル・パスが複数経路存
在している場合に、各素子に対してその素子を含むクリ
ティカル・パスの経路数を算出する経路数算出手段と、
経路数の範囲を指定する経路数指定手段と、前記経路数
算出手段により算出した経路数が前記経路数指定手段に
より指定された経路数の範囲に含まれる素子を検出する
素子検出手段とを有することを特徴としている。
（作 用） 上記構成の本発明においては、遅延時間が期待値より
も大きいクリティカルパスが複数経路存在した場合に、
まず経路数算出手段が論理回路中の各素子に対しその素
子を含むようなクリティカルパスの数（経路数）を算出
し、次に素子検出手段が前記経路数算出手段により算出
した各素子の経路数が経路数指定手段により指定された
経路数の範囲に含まれるか否かを比較し、経路数の範囲
に含まれる素子を検出し出力する。
も大きいクリティカルパスが複数経路存在した場合に、
まず経路数算出手段が論理回路中の各素子に対しその素
子を含むようなクリティカルパスの数（経路数）を算出
し、次に素子検出手段が前記経路数算出手段により算出
した各素子の経路数が経路数指定手段により指定された
経路数の範囲に含まれるか否かを比較し、経路数の範囲
に含まれる素子を検出し出力する。
このようにして、クリティカルパスの原因となる部分
回路の候補を自動的に検出することにより、タイミング
修正に要する時間を短縮し、設計効率を向上させること
ができる。
回路の候補を自動的に検出することにより、タイミング
修正に要する時間を短縮し、設計効率を向上させること
ができる。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。
する。
第１図は本実施例に係わる遅延時間解析装置の構成を
示すブロック図である。この装置は、遅延時間算出部１
と、経路数算出部２と、経路数指定部３と、素子検出部
４と、論理回路データ記憶部５、クリティカルパス・デ
ータ記憶部６とにより構成されている。遅延時間解析の
対象となる論理回路は、論理回路データ記憶部５に格納
されている。遅延時間算出部１は、論理回路データ中の
各信号経路の遅延時間を計算し、遅延時間算出の結果ク
リティカルパスが存在した場合には、その信号経路と遅
延時間とをクリティカルパス・データ記憶部６に格納す
る。経路数算出部２は、遅延時間算出の結果クリティカ
ルパスが複数経路存在した場合には、論理回路中の各素
子に対しその素子を含むようなクリティカルパスの数
（経路数）を算出し、論理回路データ記憶部５に格納す
る。経路数指定部３は、キーボード等の入力装置から経
路数の指定情報を受け、これを記憶する。素子検出部４
は、論理回路データ記憶部５に格納されている経路数算
出部２により算出した各論理素子の経路数と経路数指定
部３に格納されている経路数の指定情報とを比較し、経
路数が経路数指定情報により指定された範囲の値となっ
ている場合には、その論理素子の素子名を出力する。
示すブロック図である。この装置は、遅延時間算出部１
と、経路数算出部２と、経路数指定部３と、素子検出部
４と、論理回路データ記憶部５、クリティカルパス・デ
ータ記憶部６とにより構成されている。遅延時間解析の
対象となる論理回路は、論理回路データ記憶部５に格納
されている。遅延時間算出部１は、論理回路データ中の
各信号経路の遅延時間を計算し、遅延時間算出の結果ク
リティカルパスが存在した場合には、その信号経路と遅
延時間とをクリティカルパス・データ記憶部６に格納す
る。経路数算出部２は、遅延時間算出の結果クリティカ
ルパスが複数経路存在した場合には、論理回路中の各素
子に対しその素子を含むようなクリティカルパスの数
（経路数）を算出し、論理回路データ記憶部５に格納す
る。経路数指定部３は、キーボード等の入力装置から経
路数の指定情報を受け、これを記憶する。素子検出部４
は、論理回路データ記憶部５に格納されている経路数算
出部２により算出した各論理素子の経路数と経路数指定
部３に格納されている経路数の指定情報とを比較し、経
路数が経路数指定情報により指定された範囲の値となっ
ている場合には、その論理素子の素子名を出力する。
いま、第２図に示す論理回路の遅延時間解析を行う場
合を例にとって説明する。第２図中G1〜G12は素子名、S
1〜S19は信号線名、Ａ〜Ｈは入出力端子をそれぞれ示し
ている。また、ここで素子G1〜G4はNOTゲート、素子G5
はNORゲート、素子G6〜G10はANDゲート、素子G11はNAND
ゲート、素子G12はEXORゲートである。この論理回路デ
ータは、第３図（ａ）（ｂ）に示す形式で論理回路デー
タ記憶部５に格納されている。ここで、論理回路データ
は、素子テーブルと信号テーブルとからなっている。素
子テーブルは、各論理素子毎に素子名，素子の種類，端
子，端子に接続されている信号線名が格納されており、
信号テーブルは、各信号毎に信号線名，ソース（信号線
の始点）の素子名と端子、デスティネーション（信号線
の終点）の素子名と端子が格納されている。また、素子
テーブルには算出される経路数を格納するための領域も
確保されている。
合を例にとって説明する。第２図中G1〜G12は素子名、S
1〜S19は信号線名、Ａ〜Ｈは入出力端子をそれぞれ示し
ている。また、ここで素子G1〜G4はNOTゲート、素子G5
はNORゲート、素子G6〜G10はANDゲート、素子G11はNAND
ゲート、素子G12はEXORゲートである。この論理回路デ
ータは、第３図（ａ）（ｂ）に示す形式で論理回路デー
タ記憶部５に格納されている。ここで、論理回路データ
は、素子テーブルと信号テーブルとからなっている。素
子テーブルは、各論理素子毎に素子名，素子の種類，端
子，端子に接続されている信号線名が格納されており、
信号テーブルは、各信号毎に信号線名，ソース（信号線
の始点）の素子名と端子、デスティネーション（信号線
の終点）の素子名と端子が格納されている。また、素子
テーブルには算出される経路数を格納するための領域も
確保されている。
この論理回路データに対する処理は次のように行われ
る。遅延時間算出部１は、パス列挙法により論理回路デ
ータ中の各信号経路の遅延時間を計算し、遅延時間算出
の結果クリティカルパスが存在した場合には、その信号
経路と遅延時間とをクリティカルパス・データ記憶部６
に格納する。（以下では、簡単のため信号線の容量等に
伴う遅延時間は無視する。）各論理素子の遅延時間が第
４図のように与えられ、許容される遅延時間が20〔ns〕
であるとすると、クリティカルパス・データは第５図の
ように算出される。経路数算出部２は、遅延時間算出の
結果クリティカルパスが複数存在した場合には、第６図
に示す処理フローに従い、論理回路中の各素子に対しそ
の素子を含むようなクリティカルパスの数（経路数）を
算出する。結果の論理回路データ記憶部５の素子テーブ
ル中の経路数の内容を第７図に示す。
る。遅延時間算出部１は、パス列挙法により論理回路デ
ータ中の各信号経路の遅延時間を計算し、遅延時間算出
の結果クリティカルパスが存在した場合には、その信号
経路と遅延時間とをクリティカルパス・データ記憶部６
に格納する。（以下では、簡単のため信号線の容量等に
伴う遅延時間は無視する。）各論理素子の遅延時間が第
４図のように与えられ、許容される遅延時間が20〔ns〕
であるとすると、クリティカルパス・データは第５図の
ように算出される。経路数算出部２は、遅延時間算出の
結果クリティカルパスが複数存在した場合には、第６図
に示す処理フローに従い、論理回路中の各素子に対しそ
の素子を含むようなクリティカルパスの数（経路数）を
算出する。結果の論理回路データ記憶部５の素子テーブ
ル中の経路数の内容を第７図に示す。
次に、経路数の範囲として経路数５以上を指定したと
すると、経路数指定部３は“GE.5"を記憶し、素子検出
部４に出力する。素子検出部４は、第７図に示した素子
テーブル中の各素子（入力端子，出力端子は除く）に対
し経路数が５以上であるか否かを比較し、経路数が５以
上の素子の素子名を出力する。この場合、“G3,G6,G7,G
8,G9,G10,G11"が出力される。この内、G10以外の素子
は、部分回路を構成しているので、この部分回路（第２
図の破線で囲んだ部分）クリティカルパスの原因となっ
ていることが推測できる。第２図で示した論理回路の破
線部分に着目してタイミング修正を行い、例えば第８図
のように論理回路を修正することにより、クリティカル
パスを含まないようにすることができる。
すると、経路数指定部３は“GE.5"を記憶し、素子検出
部４に出力する。素子検出部４は、第７図に示した素子
テーブル中の各素子（入力端子，出力端子は除く）に対
し経路数が５以上であるか否かを比較し、経路数が５以
上の素子の素子名を出力する。この場合、“G3,G6,G7,G
8,G9,G10,G11"が出力される。この内、G10以外の素子
は、部分回路を構成しているので、この部分回路（第２
図の破線で囲んだ部分）クリティカルパスの原因となっ
ていることが推測できる。第２図で示した論理回路の破
線部分に着目してタイミング修正を行い、例えば第８図
のように論理回路を修正することにより、クリティカル
パスを含まないようにすることができる。
なお、本発明は上述した実施例に限定されるものでは
ない。例えば、上記実施例では、クリティカルパスの原
因となっている部分回路の候補を検出した場合に素子名
を出力しているが、論理回路図エディタを使用して回路
図面上でこの部分回路を示すようにしても良い。
ない。例えば、上記実施例では、クリティカルパスの原
因となっている部分回路の候補を検出した場合に素子名
を出力しているが、論理回路図エディタを使用して回路
図面上でこの部分回路を示すようにしても良い。
以上述べたように、本発明によれば論理回路タイミン
グ検証において、クリティカルパスが存在した場合にそ
の原因となっている部分回路の候補を自動的に検出で
き、タイミング修正の作業を効率的に行うことができ
る。
グ検証において、クリティカルパスが存在した場合にそ
の原因となっている部分回路の候補を自動的に検出で
き、タイミング修正の作業を効率的に行うことができ
る。
第１図は本発明の一実施例による遅延時間解析装置のブ
ロック図、第２図は遅延時間解析を行う論理回路の一例
を示す図、第３図は第２図に示した論理回路の論理回路
データを示す図、第４図は各素子の遅延時間を示す図、
第５図は第２図に示した論理回路の各信号経路に対して
遅延時間の算出を行ないクリティカルパスを求めた結果
の図、第６図は経路数算出部の処理フロー、第７図は経
路数算出部の処理結果の経路数を示す図、第８図は素子
検出部の出力結果として得られた部分回路に対しタイミ
ング修正を行った結果の論理回路図である。 １……遅延時間算出部、２……経路数算出部 ３……経路数指定部、４……素子検出部 ５……論理回路データ記憶部 ６……クリティカルパス・データ記憶部
ロック図、第２図は遅延時間解析を行う論理回路の一例
を示す図、第３図は第２図に示した論理回路の論理回路
データを示す図、第４図は各素子の遅延時間を示す図、
第５図は第２図に示した論理回路の各信号経路に対して
遅延時間の算出を行ないクリティカルパスを求めた結果
の図、第６図は経路数算出部の処理フロー、第７図は経
路数算出部の処理結果の経路数を示す図、第８図は素子
検出部の出力結果として得られた部分回路に対しタイミ
ング修正を行った結果の論理回路図である。 １……遅延時間算出部、２……経路数算出部 ３……経路数指定部、４……素子検出部 ５……論理回路データ記憶部 ６……クリティカルパス・データ記憶部
Claims (1)
- 【請求項１】論理回路中の信号伝播経路とその遅延時間
とを求める遅延時間算出手段を有する遅延時間解析装置
において、前記論理回路の遅延時間が期待値よりも大き
いクリティカル・パスが複数経路存在している場合に、
各素子に対してその素子を含むクリティカル・パスの経
路数を算出する経路数算出手段と、経路数の範囲を指定
する経路数指定手段と、前記経路数算出手段により算出
した経路数が前記経路数指定手段により指定された経路
数の範囲に含まれる素子を検出する素子検出手段とを有
することを特徴とする論理回路の遅延時間解析装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042945A JP2845478B2 (ja) | 1989-02-27 | 1989-02-27 | 論理回路の遅延時間解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042945A JP2845478B2 (ja) | 1989-02-27 | 1989-02-27 | 論理回路の遅延時間解析装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224070A JPH02224070A (ja) | 1990-09-06 |
| JP2845478B2 true JP2845478B2 (ja) | 1999-01-13 |
Family
ID=12650151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1042945A Expired - Lifetime JP2845478B2 (ja) | 1989-02-27 | 1989-02-27 | 論理回路の遅延時間解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845478B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4779908B2 (ja) * | 2006-09-22 | 2011-09-28 | 日本電気株式会社 | 回路設計支援システム、回路設計支援方法及びプログラム |
-
1989
- 1989-02-27 JP JP1042945A patent/JP2845478B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02224070A (ja) | 1990-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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