JP2853359B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に関し、
特に砒化ガリウム基板上に形成されたショットキー接合
型電界効果トランジスタを含む論理回路を有する半導体
集積回路に関する。

【０００２】

【従来の技術】半導体基板上に電界効果トランジスタ
（以下、ＦＥＴと略す）及びダイオードを含んで形成さ
れた入力論理レベル変換回路を有する入力回路を備えた
半導体集積回路においては、入力論理レベル変換回路の
出力電圧が常にこの回路に接続される内部論理回路の入
力論理しきい値と等しくなるようにする事によって、外
部入力信号レベルと内部論理回路の論理レベルの整合を
行い、電源電圧変動及び温度変動に対して常に良く保持
している。

【０００３】従来この種の半導体集積回路（以下、Ｇａ
Ａｓ ＩＣという）においては、回路の簡単さ及び高い
電圧利得により回路マージンが比較的確保し易い等の理
由によりシングルエンド型論理回路が広く用いられる。

【０００４】それらの代表的な回路を図５（ａ）及び
（ｂ）に示す。図５（ａ）の内部論理回路９はＤＣＦＬ
と略称され、ディプレション型負荷ＦＥＴのＱ１ａのエ
ンハンスメント型駆動ＦＥＴのＱ２ａとから成る。ま
た、図５（ｂ）の内部論理回路９ｂはＢＦＬと呼ばれ、
全て同一しきい値電圧を有するディプレション型ＦＥＴ
Ｑ１ｂ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａ及びレベルシフトダイ
オードＤ２から成る。

【０００５】通常、ＧａＡｓ ＩＣ内部の論理レベルと
外部論理レベルとは一致しないので入力論理レベル変換
回路１０ａが付与されている。一般には、高速ディジタ
ル信号処理システムにおいてはＥＣＬレベルが用いられ
る場合が多い。このため本回路においては電源電圧ＶＤ
Ｄを接地電圧としてソース電源電圧はＶＳＳ１＝−２
Ｖ，ＶＳＳ２＝−５．２Ｖとしている。

【０００６】外部論理レベルとのレベル整合は、ＧａＡ
ｓ ＩＣの超高速性を実現する上で必須のものである。
特にＥＣＬレベルにおいては、その論理振幅のピーク間
は０．７〜０．８Ｖである。従って、上記のレベル整合
誤差は±１００〜２００ｍＶ程度の範囲内に抑える必要
がある。換言すれば入力論理レベル変換回路は、電源電
圧変動或いは温度によるデバイスパラメータ変動等に対
して、論理レベル整合を保持するために何らかの調整機
能を有する必要がある。

【０００７】しかし図５（ａ），（ｂ）の入力論理レベ
ル変換回路１０ａはその機能を有せず、例えば第１のソ
ース電源電圧ＶＳＳ１の変動許容範囲は±（１００〜１
５０）ｍＶ以下、更にレベルシフトダイオードＤ１のレ
ベルシフト量Ｖｆの温度依存性（約−１ｍＶ／℃）によ
り温度変動にも弱いという問題があり、特に数Ｇｂｐｓ
以上の超高速領域にあっては、ＧａＡｓ ＩＣの最大動
作速度は入力論理レベル変換部のレベル整合性により定
まる場合が多く問題であった。また、一般的に大規模集
積回路においては低消費電力化及び高速化とを同時に実
現するため、ＦＥＴ性能の向上及び論理振幅の低減を図
る方向にある。この場合、上記レベル整合の問題は特に
顕著となりＧａＡｓ ＩＣ実用化の上での大きな障壁と
なっている。

【０００８】一方、図５（ｂ）に示されるＢＦＬ回路に
おいてＦＥＴ Ｑ１ｂとＱ２ａとのゲート幅としきい値
電圧等が等しい場合、ＢＦＬインバータの論理しきい値
は第１のソース電圧ＶＳＳ１に等しい。この場合、論理
しきい値の温度変動は除去されるが、レベルシフトダイ
オードＤ１の温度依存性により前述のレベル整合の問題
点は解決されない。この場合につき上記ダイオードＶｆ
の温度特性及び第１のソース電源電圧ＶＳＳ１変動に関
する調整機能を有する入力論理レベル変換回路が特願平
１−１６７９２２に提案されている。

【０００９】この変換回路を図６に示す。各ダイオード
群の個数間に次の（１）式の条件を課す事により内部出
力端子電圧Ｖ３は（２）式となる。

【００１０】 ｎ１＋（Ｎ２−ｎ２）−（Ｎ３−ｎ３）＝０ …………（１） Ｖ３＝ＶＳＳ１＋（ＶＩＮ−Ｖｒｅｆ） …………（２） ここで、入力信号ＶＩＮが参照信号電圧Ｖｒｅｆに等し
い時にＶ３はＶＳＳ１と等しくなる。ＦＥＴ Ｑ１ｂと
Ｑ２ａとのゲート幅を等しく置いた場合のＢＦＬである
内部論理回路を９ｂを接続する事により、第１のソース
電源電圧ＶＳＳ１の変動及び温度変動による入力論理レ
ベル整合のずれを完全に補償・調整する事が可能とな
り、ＧａＡｓ ＩＣの最高動作速度向上，使用温度範囲
拡大，電源変動許容範囲の拡大が可能となる。

【００１１】しかるにこの図６の入力論理レベル変換回
路１０によってもＤＣＦＬ或いはＦＥＴ Ｑ１ｂとＱ２
ａのゲート幅が等しくないようなより一般なＢＦＬな
ど、その入力論理しきい値が第１のソース電圧ＶＳＳ１
に等しくない回路に対しては、上記の補償機能は不十分
であり、レベル整合の電源変動許容範囲及び温度依存性
は依然として調整し得ないため問題であった。

【００１２】従って高集積・高速性を実現するために、
シングルエンド型論理回路から構成されるＧａＡｓ Ｉ
Ｃの入力回路においては内部論理回路の型式に拘らず、
電源電圧（ＶＳＳ１）変動や温度変動或いは製造ばらつ
き等によるデバイスパラメータ変動という変動要因に対
し、外部論理レベルと内部論理回路論理レベルとのレベ
ル整合を常に良好に保持するための補償・調整機能を有
する事が必要である。

【００１３】

【発明が解決しようとする課題】しかるに従来の半導体
集積回路ではあらゆる種類の内部論理回路との組み合わ
せに対し前述の補償・調整機能を有する入力回路は存在
せず、レベル整合の変動耐性を改善・向上させる回路が
無かった。

【００１４】本発明の目的は、外部入力信号レベルと内
部論理回路との論理レベル整合があらゆる種類の内部論
理回路に関しても電源電圧の変動及び温度変動に対して
良く保持できる入力回路を有し、かつ論理振幅の低い半
導体集積回路を提供することにある。

【００１５】

【課題を解決するための手段】 本発明の半導体集積回
路は、内部論理回路と、外部入力信号を所定の基準電圧
に変換して内部論理回路に入力する入力論理レベル変換
回路と、所定の電圧を発生して入力論理レベル変換回路
に基準電圧として与える基準電圧発生回路を有し、入力
論理レベル変換回路は、ドレイン電源にドレインが接続
された第１、第２及び第３の上段電界効果トランジスタ
と、該第１、第２及び第３の上段電界効果トランジスタ
のソースに接続された第１、第２及び第３のダイオード
群と、前記第１、第２及び第３の上段電界効果トランジ
スタからそれぞれ第１、第２、第３のダイオード群を介
してドレインに接続された上段電界効果トランジスタと
同一構成の第１、第２及び第３の下段電界効果トランジ
スタと、一端が第２及び第３の下段電界効果トランジス
タのソースに他端が第２のソース電源に接続された第
４、第５のダイオード群とを有し、第１、第２、第３の
ダイオード群は上段電界効果トランジスタから下段電界
効果トランジスタに向けてそれぞれｎ１個、ｎ２個、ｎ
３個の順方向ダイオードが直列接続されてなり、第４、
第５のダイオード群はそれぞれ下段電界効果トランジス
タからソース電源に向けてそれぞれＮ２個、Ｎ３個の順
方向ダイオードが直列接続されてなり、第１〜第５のダ
イオード群に含まれるダイオードはいずれも同一の電気
特性を有しかつその個数は前記（１）式の関係を満た
し、第１の下段電界効果トランジスタはゲート及びソー
スが第２のソース電源に接続されかつドレインは第２の
下段電界効果トランジスタのゲートに接続され、第２の
下段電界効果トランジスタのドレインは第３の下段電界
効果トランジスタに接続され、第１、第２、及び第３の
上段電界効果トランジスタのゲートにはそれぞれ基準電
圧発生回路から基準電圧、参照信号、及び外部信号が入
力され、前記第３の下段電界効果トランジスタのドレイ
ンから論理レベル変換された信号が出力されるものであ
り、内部論理回路と基準電圧発生回路はそれぞれ少なく
とも１個の電界効果トランジスタを有し、かつ内部論理
回路と基準電圧発生回路とに共通して含まれる回路素子
は同一の電気特性を有し、基準電圧発生回路が出力する
基準電圧は内部論理回路における論理しきい値と等しい
電位であることを特徴とする。

【００１６】

【実施例】以下本発明の実施例について図面を参照して
説明する。図１は本発明の第１の実施例の回路図であ
る。入力論理レベル変換回路１０の電界効果トランジス
タＱ１１とＱ１２，Ｑ１３とＱ１４ならびにＦＥＴ Ｑ
１５とＱ１６の上・下段３組の対ＦＥＴはそれぞれ同一
のゲート長とゲート幅とを有し、かつ同一の能動層で形
成されており全く同一の電気特性を示すよう設定されて
いる。さらに第１〜第５のダイオード群ｎ１〜ｎ３とＮ
２，Ｎ３を構成する各ダイオード素子は全く同一の順方
向電圧Ｖｆを示すように設定される。通常ダイオードの
能動層及び各ＦＥＴの能動層は同一プロセスで形成され
るので、前述のペア性の実現は容易である。さらに各ダ
イオードの個数は前述の（１）式を満足するように設定
される。

【００１７】次に本発明の動作について説明する。ここ
で各記号を次のように設定する。Ｖ１は内部出力端子１
４の電圧，Ｖ２は内部出力端子１５の電圧，Ｖ３は内部
出力端子１６の電圧（内部論理回路入力電圧），Ｖｒｅ
ｆは参照信号電圧，ＶＩＮは入力信号電圧，ＶＳは基準
電圧、また電源ＶＤＤを接地電圧（０Ｖ）とした時の電
位差の負方向を正ととるものとする。この場合、Ｑ１
１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６の全ての
ＦＥＴは常に飽和領域にあるように設定される時に、
（３）式〜（５）式の関係が成立し、前述の（１）式の
設定条件から（６）式を得る。

【００１８】 Ｖ１＝ＶＳ＋ｎ１Ｖｆ …（３） Ｖ２＝Ｖｒｅｆ＋（ＶＳＳ２−Ｖ１）−（Ｎ２−ｎ２）Ｖｆ …（４） Ｖ３＝ＶＩＮ−Ｖｒｅｆ＋（Ｎ２−ｎ２）Ｖｆ＋Ｖ１−（Ｎ３−ｎ３）Ｖｆ ＝ＶＳ＋（ＶＩＮ−Ｖｒｅｆ） ＋［ｎ１＋（Ｎ２−ｎ２）−（Ｎ３−ｎ３）］Ｖｆ …（５） Ｖ３＝ＶＳ＋（ＶＩＮ−Ｖｒｅｆ） …（６） ここで入力信号が論理しきい値にある場合は、ＶＩＮと
Ｖｒｅｆが等しいからＶ３とＶＳも等しくなる。

【００１９】以上示したようにＩＣ内部の内部論理回路
９に入力される出力端子１６の出力電圧Ｖ３は、全ての
ＦＥＴ Ｑ１１〜Ｑ１６が飽和領域にあり定電流特性を
示す限り基準電圧ＶＳに等しく、他の要素は含まれな
い。従って、基準電圧ＶＳが内部論理回路の論理しきい
値ＶＬｔｈに等しい電位のＶＳ＝ＶＬｔｈである場合、
従来技術の２つの問題点を全ての型式の内部論理回路に
対して同時に改善する事ができる。具体的には第１に、
内部論理回路入力電位は常にその入力論理しきい値に等
しく電源電圧変動に対する耐性が向上する。第２には、
ダイオード順方向電圧をはじめとする、デバイスパラメ
ータの温度変動及び製造ばらつきに対する耐性が向上す
る。

【００２０】従来と同じ入力論理レベル変換回路１０の
基準電圧端子２０に基準電圧ＶＳを供給する基準電圧発
生回路１９は、ディプレションＦＥＴ Ｑ１及びエンハ
ンスメント型ＦＥＴ Ｑ２及び直列負帰還抵抗Ｒｆ及び
並列容量Ｃｆとからなる。ＦＥＴ Ｑ１とＱ２とは内部
論理回路９（Ｅ／Ｄ構成ＤＣＦＬ回路と呼ばれる）を構
成する負荷ＦＥＴ Ｑ１ａ及び駆動ＦＥＴ Ｑ２ａと同
一構造及び性能を有する様に設定されている。初段のＦ
ＥＴ Ｑ２のゲートは直列負帰還抵抗Ｒｆ及び発振防止
用の並列容量Ｃｆから成る帰還回路を経てＱ１のソース
電極に接続されている。

【００２１】基準電圧端子２０の出力電位ＶＳはこの場
合図２の（ｂ）に示す動作点Ｐから求められる。Ｑ１と
Ｑ２とは内部論理回路９内のＱ１ａ及びＱ２ａと各々全
く同一のＦＥＴに設定されているので、動作点Ｐに対す
る出力電位ＶＳは常に内部論理回路の論理しきい値ＶＬ
ｔｈに等しい。又、基準電圧発生回路１９は負帰還回路
を形成しているが、直列負帰還抵抗Ｒｆ，及び並列容量
Ｃｆの種分回路により高周波域での利得を減衰させてい
るためにリング発振動作は示さず安定に基準電圧ＶＳを
発生する。

【００２２】この場合基準電圧ＶＳはＶＳＳ１或いはデ
バイスパラメータ変動に拘らず、自動的にＶＬｔｈと等
しくなる。従って図１の説明で述べたとおり本実施例に
よれば、内部論理回路１９がＥ／Ｄ構成ＤＣＦＬ回路で
形成される半導体集積回路の入力論理レベル整合が、電
源電圧変動或いは温度変動等に拘らず常に良好に保持さ
れる。

【００２３】図３は本発明の第２の実施例の回路図であ
る。基準電圧発生回路１９ａの抵抗ＲＬと初段駆動トラ
ンジスタＱ２とは、内部論理回路９ａの内部の抵抗ＲＬ
及びＦＥＴ Ｑ２ａと同一電気特性が得られるよう同一
製造プロセスで形成されている。抵抗ＲＬとＦＥＴ Ｑ
２ａからなるＥＲ構成ＤＣＦＬインバータの出力端は直
列抵抗Ｒｆ，並列容量Ｃｆとから成る帰還回路を経てイ
ンバータ入力であるＦＥＴ Ｑ２のゲートに接続されて
いる。従って、この場合の基準電圧端子出力電圧ＶＳａ
は、基本的には図３の回路動作で説明したように（ＥＲ
構成ＤＣＦＬ）の内部論理回路９ａにおける論理しきい
値ＶＬｔｈと等しくなる。従って本実施例によれば、Ｅ
Ｒ構成ＤＣＦＬ回路から成る半導体集積回路における入
力論理レベル整合が、電源電圧変動，或いは温度変動・
製造ばらつき等に拘らず常に良好に保持し得る。

【００２４】図４は内部論理回路９ｂがＢＦＬで構成さ
れる場合に対する本発明の具体的実施例の回路図であ
る。基準電圧発生回路１９ｂにおけるＦＥＴ Ｑ１，Ｑ
２，Ｑ３，Ｑ４及びダイオードＤ２は、内部論理回路９
ｂを構成するＦＥＴＱ１ｂ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａ及
びダイオードＤ２ａと各々その電気特性が同一となるよ
うに同一製造プロセスで形成されている。従ってＦＥＴ
Ｑ１〜Ｑ４及びダイオードＤ２から成る基準電圧発生
回路１９ｂは、内部論理回路９ｂを成すＢＦＬインバー
タと同一のＢＦＬインバータとして機能し、その出力端
２０は直列抵抗ＲＬと並列容量Ｃｆとから成る負帰還回
路を経てインバータ入力である初段のＦＥＴＱ２のゲー
トに接続されている。

【００２５】この場合の基準電圧ＶＳｂも図２で説明し
たように内部論理回路９ｂにおける論理しきい値ＶＬｔ
ｈと等しくなる。従って、本実施例によればＢＦＬ回路
により構成される半導体集積回路における入力論理レベ
ル整合が電源電圧或いは温度変動等に拘らず常に良好に
保持し得る。

【００２６】本発明はシングルエンド型以外のあらゆる
型式の内部論理回路に対して有効である。また、レベル
整合マージンの改善により、内部論理振幅のさらなる低
減を可能とする。それ故、本発明はＧａＡｓ ＩＣの低
消費電力化，高速化に対し極めて有効である。

【００２７】

【発明の効果】以上説明したように本発明は、ＦＥＴと
ダイオード群とから構成される入力レベル変換回路にお
いて、ダイオード群のダイオード数に特定の制約を加え
る事によりレベル変換における温度変動等に起因するデ
バイスパラメータばらつきを完全に補償・相殺する機能
を持たせ、かつ内部論理しきい値を自動発生する基準電
圧発生回路の出力を前記入力レベル変換回路の一つの参
照入力とする事により以下の効果を生ずる。

【００２８】その結果第１に外部入力信号レベルと内部
論理回路の論理レベル整合における電源変動許容幅を改
善できる。第２に前記レベル整合に対して温度変動或い
は製造ばらつき等に起因するデバイスパラメータ変動の
影響を完全に除去できる。第３にあらゆる型式の内部論
理回路に対し第１および第２の改善が同時に実現でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路図である。

【図２】図１の基準電圧発生回路の動作を説明するため
の入・出力特性図である。

【図３】本発明の第２の実施例の回路図である。

【図４】本発明の第３の実施例の回路図である。

【図５】（ａ），（ｂ）はそれぞれ従来の半導体集積回
路の二つの例の回路図である。

【図６】従来の入力論理レベル変換回路の一例の回路図
である。

【符号の説明】

Ｑ１、Ｑ１ａ 負荷電界効果トランジスタ Ｑ２、Ｑ２ａ 駆動電界効果トランジスタ Ｑ３、Ｑ３ａ、Ｑ４、Ｑ４ａ 電界効果トランジスタ Ｑ１１、Ｑ１３、Ｑ１５ 上段電界効果トランジスタ Ｑ１２、Ｑ１４、Ｑ１６ 下段電界効果トランジスタ Ｒｆ 負帰還抵抗素子 Ｃｆ 容量素子 ＶＳ 基準電圧 Ｖ３ 内部論理回路入力電圧 ＶＩＮ 外部信号電圧 Ｖｒｅｆ 参照信号電圧 １１、１２、１３ 電源端子 １４、１５、１６ 内部出力端 １７ 参照信号入力端子 １８ 外部信号入力端子 １９、１９ａ 基準電圧発生回路 ２０ 基準電圧端子

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 内部論理回路と、外部入力信号を所定の
   基準電圧に変換して前記内部論理回路に入力する入力論
   理レベル変換回路と、所定の電圧を発生して前記入力論
   理レベル変換回路に基準電圧として与える基準電圧発生
   回路を有し、 前記入力論理レベル変換回路は、ドレイン電源にドレイ
   ンが接続された第１、第２及び第３の上段電界効果トラ
   ンジスタと、該第１、第２及び第３の上段電界効果トラ
   ンジスタのソースに接続された第１、第２及び第３のダ
   イオード群と、前記第１、第２及び第３の上段電界効果
   トランジスタからそれぞれ前記第１、第２、第３のダイ
   オード群を介してドレインに接続された上段電界効果ト
   ランジスタと同一構成の第１、第２及び第３の下段電界
   効果トランジスタと、一端が前記第２及び第３の下段電
   界効果トランジスタのソースに他端が第２のソース電源
   に接続された第４、第５のダイオード群とを有し、前記
   第１、第２、第３のダイオード群は上段電界効果トラン
   ジスタから下段電界効果トランジスタに向けてそれぞれ
   ｎ１個、ｎ２個、ｎ３個の順方向ダイオードが直列接続
   されてなり、前記第４、第５のダイオード群はそれぞれ
   下段電界効果トランジスタからソース電源に向けてそれ
   ぞれＮ２個、Ｎ３個の順方向ダイオードが直列接続され
   てなり、前記第１〜第５のダイオード群に含まれるダイ
   オードはいずれも同一の電気特性を有しかつその個数は ｎ１＋（Ｎ２−ｎ２）−（Ｎ３−ｎ３）＝０ なる関係を満たし、前記第１の下段電界効果トランジス
   タはゲート及びソースが前記第２のソース電源に接続さ
   れかつドレインは前記第２の下段電界効果トランジスタ
   のゲートに接続され、前記第２の下段電界効果トランジ
   スタのドレインは前記第３の下段電界効果トランジスタ
   に接続され、前記第１、第２、及び第３の上段電界効果
   トランジスタのゲートにはそれぞれ前記基準電圧発生回
   路から基準電圧、参照信号、及び外部信号が入力され、
   前記第３の下段電界効果トランジスタのドレインから論
   理レベル変換された信号が出力されるものであり、 前記内部論理回路と前記基準電圧発生回路はそれぞれ少
   なくとも１個の電界効果トランジスタを有し、かつ前記
   内部論理回路と前記基準電圧発生回路とに共通して含ま
   れる回路素子は同一の電気特性を有し、 前記基準電圧発生回路が出力する前記基準電圧は前記内
   部論理回路における論理しきい値と等しい電位であるこ
   とを特徴とする半導体集積回路。
2. 【請求項２】 前記内部論理回路は、ドレイン電源にド
   レインが接続されかつゲートがソースと接続されたディ
   プレション型負荷電界効果トランジスタと、該負荷電界
   効果トランジスタのソースにドレインが接続されソース
   が第１のソース電源に接続されたエンハンスメント型駆
   動電界効果トランジスタを有し、前記駆動電界効果トラ
   ンジスタのゲートに前記入力論理レベル変換回路からの
   出力信号が入力され、前記駆動電界効果トランジスタの
   ドレインから論理信号を出力するものであり、 前記基準電圧発生回路は、ドレイン電源にドレインが接
   続されかつゲートがソースと接続されたディプレション
   型負荷電界効果トランジスタと、該負荷電界効果のソー
   スにドレインが接続されソースが第１のソース電源に接
   続されたエンハンスメント型駆動電界効果トランジスタ
   と、前記駆動電界効果トランジスタのドレインとゲート
   とを接続する負帰還抵抗と、前記駆動電界効果トランジ
   スタのゲートと前記ドレイン電源または前記第１のソー
   ス電源との間に接続された並列容量素子とを有し、前記
   駆動電界効果トランジスタのドレインから負帰還抵抗を
   介して基準電圧を出力するものであり、 前記内部論理回路の駆動電界効果トランジスタと前記基
   準電圧発生回路の駆動電界効果トランジスタ、および前
   記内部論理回路の負荷電界効果トランジスタと前記基準
   電圧発生回路の負荷電界効果トランジスタはそれぞれ同
   一の電気特性を有するものであることを特徴とする請求
   項１に記載の半導体集積回路。
3. 【請求項３】 前記内部論理回路は、一端がドレイン電
   源に接続された負荷抵抗と、該負荷抵抗の他端にドレイ
   ンが接続されソースが第１のソース電源に接続されたエ
   ンハンスメント型駆動電界効果トランジスタを有し、前
   記駆動電界効果トランジスタのゲートに前記入力論理レ
   ベル変換回路からの出力信号が入力され、前記駆動電界
   効果トランジスタのドレインから論理信号を出力するも
   のであり、 前記基準電圧発生回路は、一端がドレイン電源に接続さ
   れた負荷抵抗と、該負荷抵抗の他端にドレインが接続さ
   れソースが第１のソース電源に接続されたエンハンスメ
   ント型駆動電界効果トランジスタと、前記駆動電界効果
   トランジスタのドレインとゲートとを接続する負帰還抵
   抗と、前記駆動電界効果トランジスタのゲートと前記ド
   レイン電源または前記第１のソース電源との間に接続さ
   れた並列容量素子とを有し、前記駆動電界効果トランジ
   スタのドレインから基準電圧を出力するものであり、 前記内部論理回路の駆動電界効果トランジスタと前記基
   準電圧発生回路の駆動電界効果トランジスタ、および前
   記内部論理回路の負荷抵抗と前記基準電圧発生回路の負
   荷抵抗はそれぞれ同一の電気特性を有するものであるこ
   とを特徴とする請求項１に記載の半導体集積回路。
4. 【請求項４】前記内部論理回路は、ドレイン電源にドレ
   インが接続されかつゲートがソースと接続された第１の
   電界効果トランジスタと、該第１の電界効果トランジス
   タのソースにドレインが接続されソースが第１のソース
   電源に接続された第２の電界効果トランジスタと、ドレ
   イン電源にドレインが接続されゲートが前記第２の電界
   効果トランジスタのドレインに接続された第３の電界効
   果トランジスタと、一端が前記第３の電界効果トランジ
   スタのソースに接続され他端に向けて順方向のダイオー
   ドと、該ダイオードの他端にドレインが接続されゲート
   及びソースが第２のソース電源に接続された第４の電界
   効果トランジスタを有し、前記第２の電界効果トランジ
   スタのゲートに前記入力論理レベル変換回路からの出力
   信号が入力され、前記第４の電界効果トランジスタのド
   レインから論理信号を出力するものであり、 前記基準電圧発生回路は、ドレイン電源にドレインが接
   続されかつゲートがソースと接続された第１の電界効果
   トランジスタと、該第１の電界効果トランジスタのソー
   スにドレインが接続されゲート及びソースが第１のソー
   ス電源に接続された第２の電界効果トランジスタと、ド
   レイン電源にドレインが接続されゲートが前記第２の電
   界効果トランジスタのドレインに接続された第３の電界
   効果トランジスタと、一端が前記第３の電界効果トラン
   ジスタのソースに接続され他端に向けて順方向のダイオ
   ードと、該ダイオードの他端にドレインが接続されゲー
   ト及びソースが第２のソース電源に接続された第４の電
   界効果トランジスタと、前記第２の電界効果トランジス
   タのソースと前記第４の電界効果トランジスタのドレイ
   ンとを接続する負帰還抵抗と、前記第２の電界効果トラ
   ンジスタのゲートと前記ドレイン電源または前記第１の
   ソース電源との間に接続された並列容量素子とを有し、
   前記第４の電界効果トランジスタのドレインから基準電
   圧を出力するものであり、 前記内部論理回路の第１、第２、第３、第４電界効果ト
   ランジスタ及びダイオードと前記基準電圧発生回路の第
   １、第２、第３、第４電界効果トランジスタ及びダイオ
   ードとはそれぞれ同一の電気特性を有するものであるこ
   とを特徴とする請求項１に記載の半導体集積回路。