JP2854166B2 - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JP2854166B2 JP2854166B2 JP3186196A JP18619691A JP2854166B2 JP 2854166 B2 JP2854166 B2 JP 2854166B2 JP 3186196 A JP3186196 A JP 3186196A JP 18619691 A JP18619691 A JP 18619691A JP 2854166 B2 JP2854166 B2 JP 2854166B2
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- ferroelectric
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- electrode
- memory
- ferroelectric memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、強誘電コンデンサを用
いた強誘電体メモリに関する。
いた強誘電体メモリに関する。
【０００２】
【従来の技術】近時、強誘電コンデンサをメモリに用い
て２値の電荷量を保持させるものが用いられてきた。
て２値の電荷量を保持させるものが用いられてきた。
【０００３】
【発明が解決しようとする課題】しかし乍ら、この種従
来の強誘電体メモリは、１個の強誘電コンデンサに２値
の電荷量を保持できるもので、複数値の電荷量を保持さ
せるためにはその数に応じた複数個の強誘電コンデンサ
を必要とするものであった。
来の強誘電体メモリは、１個の強誘電コンデンサに２値
の電荷量を保持できるもので、複数値の電荷量を保持さ
せるためにはその数に応じた複数個の強誘電コンデンサ
を必要とするものであった。
【０００４】
【課題を解決するための手段】本発明は、見かけ上１個
の強誘電体の表面と裏面に夫々多数の電極を設け、該電
極の中から表面と裏面で夫々１つづつの電極を選択的に
選んで強誘電体メモリとして用いることにより、選択的
に選んだ数だけの電荷量を保持することができるように
したものである。
の強誘電体の表面と裏面に夫々多数の電極を設け、該電
極の中から表面と裏面で夫々１つづつの電極を選択的に
選んで強誘電体メモリとして用いることにより、選択的
に選んだ数だけの電荷量を保持することができるように
したものである。
【０００５】たとえば、本発明の強誘電体メモリとし
て、１個の強誘電体の表面と裏面に夫々２個の電極Ａ，
ＢとＣ，Ｄを互いに隣接して設け、前記電極の中から表
面と裏面に夫々１個づつの電極を選択して、ＡＣ，Ａ
Ｄ，ＢＣ，ＢＤの中から一つづつを特定できるようにす
ると、電極の位置ＡＣ，ＡＤ，ＢＣ，ＢＤに応じて３つ
以上の異なる分極状態を得ることができるようにしたも
のである。
て、１個の強誘電体の表面と裏面に夫々２個の電極Ａ，
ＢとＣ，Ｄを互いに隣接して設け、前記電極の中から表
面と裏面に夫々１個づつの電極を選択して、ＡＣ，Ａ
Ｄ，ＢＣ，ＢＤの中から一つづつを特定できるようにす
ると、電極の位置ＡＣ，ＡＤ，ＢＣ，ＢＤに応じて３つ
以上の異なる分極状態を得ることができるようにしたも
のである。
【０００６】
【作用】したがって、前記の如き構成よりなる本発明の
強誘電体メモリによって、１個の強誘電コンデンサで複
数個の電荷量を保持させることができるために、簡単な
構造で複数値をメモリできる強誘電体メモリをメモリ素
子として提供できるものである。
強誘電体メモリによって、１個の強誘電コンデンサで複
数個の電荷量を保持させることができるために、簡単な
構造で複数値をメモリできる強誘電体メモリをメモリ素
子として提供できるものである。
【０００７】したがって、単位セル当りの情報量を３値
以上に増加させることができるものである。たとえば、
単位セル当りの情報量が２値から４値以上になり、セル
面積を変えることなく、単位面積当りの情報量を飛躍的
に増大することが可能となるものである。
以上に増加させることができるものである。たとえば、
単位セル当りの情報量が２値から４値以上になり、セル
面積を変えることなく、単位面積当りの情報量を飛躍的
に増大することが可能となるものである。
【０００８】
【実施例】以下、本発明を図面に示す一実施例について
説明する。図１は、本発明の強誘電体メモリの一実施例
を示す回路図、図２は図１の回路図の電界一分極の特性
図である。
説明する。図１は、本発明の強誘電体メモリの一実施例
を示す回路図、図２は図１の回路図の電界一分極の特性
図である。
【０００９】図１に示す強誘電コンデンサ５０は、１個
の強誘電体の表面と裏面に夫々隣接する複数の電極６
１，６２，６３，６４を有しており、裏面の電極６２，
６４を基準電位ライン３０，３１に接合する一方、表面
の電極６１，６３に夫々ＦＥＴ４０，４１を接続する。
基準電位ライン３０，３１は通常の基準電位であり、好
ましくは接地されているが、ライン３０，３１はそれに
印加されるゼロでない電圧パルスを保有することができ
る。コンデンサ５０の表面の電極６１，６３は電界効果
トランジスタ（ＦＥＴ）４０，４１のソース、ドレイン
を経てビットライン２０，２１に結合させる。
の強誘電体の表面と裏面に夫々隣接する複数の電極６
１，６２，６３，６４を有しており、裏面の電極６２，
６４を基準電位ライン３０，３１に接合する一方、表面
の電極６１，６３に夫々ＦＥＴ４０，４１を接続する。
基準電位ライン３０，３１は通常の基準電位であり、好
ましくは接地されているが、ライン３０，３１はそれに
印加されるゼロでない電圧パルスを保有することができ
る。コンデンサ５０の表面の電極６１，６３は電界効果
トランジスタ（ＦＥＴ）４０，４１のソース、ドレイン
を経てビットライン２０，２１に結合させる。
【００１０】図１のＦＥＴ４０，４１はＮチャンネルデ
バイスであり、従ってこのＦＥＴ４０，４１のドレイン
電極Ｄをビットライン２０，２１に結合させるのに対
し、ＦＥＴ２６のソース電極Ｓはコンデンサ５０の表面
電極６１，６３に結合させる。ゲート電極Ｇは別個に制
御されるワードライン１０に結合させる。なお本発明に
は必ずしもＮチャンネルＦＥＴを用いる必要はなく、他
のスイッチングデバイスを用いることもできる。
バイスであり、従ってこのＦＥＴ４０，４１のドレイン
電極Ｄをビットライン２０，２１に結合させるのに対
し、ＦＥＴ２６のソース電極Ｓはコンデンサ５０の表面
電極６１，６３に結合させる。ゲート電極Ｇは別個に制
御されるワードライン１０に結合させる。なお本発明に
は必ずしもＮチャンネルＦＥＴを用いる必要はなく、他
のスイッチングデバイスを用いることもできる。
【００１１】図１の強誘電体メモリ５０で、電極６１，
６２を用いた場合の電界一分極特性は、図２ではＢＤで
Ｃ＝Ｐ（０）を通る曲線となり、電極６３，６４を用い
た場合は、図２のＤＢでＥ＝Ｐ（１）を通る曲線とな
り、電極６１，６４を用いた場合は、図２のＦＨでＧ＝
Ｐ（２）を通る曲線となり、電極６３，６２を用いた場
合は、図２のＨＦでＩ＝Ｐ（３）を通る曲線となる。
６２を用いた場合の電界一分極特性は、図２ではＢＤで
Ｃ＝Ｐ（０）を通る曲線となり、電極６３，６４を用い
た場合は、図２のＤＢでＥ＝Ｐ（１）を通る曲線とな
り、電極６１，６４を用いた場合は、図２のＦＨでＧ＝
Ｐ（２）を通る曲線となり、電極６３，６２を用いた場
合は、図２のＨＦでＩ＝Ｐ（３）を通る曲線となる。
【００１２】したがって、ＦＥＴ４０，４１をＯＮ，Ｏ
ＦＦして電極の組６１，６２；６３，６４；６１，６
４；６３，６２；のいづれか１つを選択的に特定するよ
うにすると、Ｐ（０），Ｐ（２），Ｐ（３），Ｐ（１）
の４値の電荷量を得ることができる。
ＦＦして電極の組６１，６２；６３，６４；６１，６
４；６３，６２；のいづれか１つを選択的に特定するよ
うにすると、Ｐ（０），Ｐ（２），Ｐ（３），Ｐ（１）
の４値の電荷量を得ることができる。
【００１３】上記実施例に詳記した如く、本発明の強誘
電体メモリにおいては、隣接する複数個の電極を設けた
１個の強誘電体の各電極に対し、適切なるパルス電界を
与えることにより、１つの強誘電体に対して２値以上の
分極反転状態を生じせしめ、これにより、１セル当りの
記憶容量を増加せしめる事ができるようになる。
電体メモリにおいては、隣接する複数個の電極を設けた
１個の強誘電体の各電極に対し、適切なるパルス電界を
与えることにより、１つの強誘電体に対して２値以上の
分極反転状態を生じせしめ、これにより、１セル当りの
記憶容量を増加せしめる事ができるようになる。
【００１４】
【発明の効果】一つの強誘電体を用いることにより、電
極により挟まれた各部分の特性をほぼ同一とすることが
できるため、例えば同一の電圧を印加すれば各部分に同
じような分極状態が生じ、メモリの書き込み動作及び読
み取り動作等の制御を容易に行うことができる。又、複
数の強誘電体を製造する必要がないため、製造工程を簡
略化することも可能になる。更に１個の強誘電体の各部
分の分極状態で、全体として３つ以上の異なる分極状態
が可能となることにより、コンパクトなセル面積でメモ
リを構成することができ、さらに多値によるメモリ制御
も可能になる。
極により挟まれた各部分の特性をほぼ同一とすることが
できるため、例えば同一の電圧を印加すれば各部分に同
じような分極状態が生じ、メモリの書き込み動作及び読
み取り動作等の制御を容易に行うことができる。又、複
数の強誘電体を製造する必要がないため、製造工程を簡
略化することも可能になる。更に１個の強誘電体の各部
分の分極状態で、全体として３つ以上の異なる分極状態
が可能となることにより、コンパクトなセル面積でメモ
リを構成することができ、さらに多値によるメモリ制御
も可能になる。
【図１】 本発明の強誘電体メモリの一実施例を示す電
気回路図である。
気回路図である。
【図２】 図１の電気回路図の電界・分極の特性図であ
る。
る。
１０ ＷＬ ２０ ＢＬ ２１ ＢＬ ３０ ＤＬ 基準電位ライン ３１ ＤＬ 基準電位ライン ４０ ＦＥＴ ４１ ＦＥＴ ５０ 強誘電体 ６１ 表頂部電極 ６２ 裏面部電極 ６３ 表面部電極 ６４ 裏面部電極
Claims (1)
- 【請求項１】 １個の強誘電体と、前記強誘電体の一方
の面側に設けられた少なくとも２つの電極からなる第１
電極群と、前記強誘電体の他方の面側に前記第１電極群
と対向するように設けられた少なくとも２つの電極から
なる第２電極群と、前記第１電極群から選択された電極
及び前記第２電極群から選択された電極に電圧を印加す
ることで、前記強誘電体に３つ以上の異なる分極状態を
生じさせる手段とを備えたことを特徴とする強誘電体メ
モリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186196A JP2854166B2 (ja) | 1991-07-25 | 1991-07-25 | 強誘電体メモリ |
| US07/876,186 US5291436A (en) | 1991-07-25 | 1992-04-30 | Ferroelectric memory with multiple-value storage states |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186196A JP2854166B2 (ja) | 1991-07-25 | 1991-07-25 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528774A JPH0528774A (ja) | 1993-02-05 |
| JP2854166B2 true JP2854166B2 (ja) | 1999-02-03 |
Family
ID=16184067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186196A Expired - Fee Related JP2854166B2 (ja) | 1991-07-25 | 1991-07-25 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854166B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017368B4 (de) * | 2000-04-07 | 2005-12-15 | Infineon Technologies Ag | Verfahren zum Betrieb eines integrierten Speichers |
-
1991
- 1991-07-25 JP JP3186196A patent/JP2854166B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528774A (ja) | 1993-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071120 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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