JP2861337B2 - 定電流制御回路 - Google Patents
定電流制御回路Info
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- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 210000004899 c-terminal region Anatomy 0.000 description 1
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- Control Of Electrical Variables (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置における定電流源に関する。
［従来の技術］ 従来の定電流源からの定電流を動作の基準とする電気
回路は、例えば第２図に示すように、定電流源からの定
電流を常に受け入れているような回路構成であった。
回路は、例えば第２図に示すように、定電流源からの定
電流を常に受け入れているような回路構成であった。
［発明が解決しようとする課題］ しかし、前述の従来技術では、その電気回路を動作さ
せないときでも、定電流が常に電気回路に流れ続け、余
分な電流を消費してしまうという課題を有する。そこで
本発明は、このような課題を解決するもので、その目的
とするところは、電気回路を使用しないときには、定電
流源からの電流を止め、消費電流を減らすことができる
回路を持つことを特徴とする半導体装置を提供すること
にある。
せないときでも、定電流が常に電気回路に流れ続け、余
分な電流を消費してしまうという課題を有する。そこで
本発明は、このような課題を解決するもので、その目的
とするところは、電気回路を使用しないときには、定電
流源からの電流を止め、消費電流を減らすことができる
回路を持つことを特徴とする半導体装置を提供すること
にある。
［課題を解決するための手段］ 導通路の一方を電源電位に、他方を第２トランジスタ
のゲートに接続した第１トランジスタと、導通路の一方
を前記電源電位に接続した前記第２トランジスタとを備
え、前記第１トランジスタのゲートに印可された定電流
源からの基準電流により制御され、前記第２トランジス
タの他方の導通路に所定の定電流が出力されるよう構成
した定電流制御回路において、 一方の端子を前記電源電位に、他方の端子を前記第１
トランジスタのゲートに接続した第１スイッチ回路と、 一方の端子を前記第１トランジスタのゲートに、他方
の端子を前記定電流源に接続した第２スイッチ回路とを
備え、 前記第１スイッチ回路と第２スイッチ回路は前記定電
流制御回路を動作させるか非動作とさせるかを制御する
コントロール信号により相補的に開閉制御されるもので
あって、 前記コントール信号が前記定電流制御回路を非動作と
する電位の場合には前記第１スイッチ回路はON、前記第
２スイッチ回路はOFFとすることにより前記第１トラン
ジスタ、第２トランジスタのいづれにも定電流を流さな
いことを特徴とする。
のゲートに接続した第１トランジスタと、導通路の一方
を前記電源電位に接続した前記第２トランジスタとを備
え、前記第１トランジスタのゲートに印可された定電流
源からの基準電流により制御され、前記第２トランジス
タの他方の導通路に所定の定電流が出力されるよう構成
した定電流制御回路において、 一方の端子を前記電源電位に、他方の端子を前記第１
トランジスタのゲートに接続した第１スイッチ回路と、 一方の端子を前記第１トランジスタのゲートに、他方
の端子を前記定電流源に接続した第２スイッチ回路とを
備え、 前記第１スイッチ回路と第２スイッチ回路は前記定電
流制御回路を動作させるか非動作とさせるかを制御する
コントロール信号により相補的に開閉制御されるもので
あって、 前記コントール信号が前記定電流制御回路を非動作と
する電位の場合には前記第１スイッチ回路はON、前記第
２スイッチ回路はOFFとすることにより前記第１トラン
ジスタ、第２トランジスタのいづれにも定電流を流さな
いことを特徴とする。
［作用］ 本発明の上記構成によれば、定電流源から供給される
定電流をコントロール信号によって任意に止めることが
できる。
定電流をコントロール信号によって任意に止めることが
できる。
［実施例］ 第一図は本発明の定電流制御回路を用いたCMOS電圧発
生回路の一実施例を示す回路図である。IC内部にIREF端
子に定電流を供給する定電流源を持っている。その定電
流源の定電流はカットされると、定電流源の構造によ
り、その電位は、VDDの電位となる。１は基準トランジ
スタ（第１トランジスタ、200は動作トランジスタ（第
２トランジスタ）、３および４はスイッチ回路（トラン
スミッションゲートで構成され、Ｃ端子にＬレベル電位
を与えることによりＡ端子Ｂ端子は導通状態となる）、
７は抵抗、６はインバータである。
生回路の一実施例を示す回路図である。IC内部にIREF端
子に定電流を供給する定電流源を持っている。その定電
流源の定電流はカットされると、定電流源の構造によ
り、その電位は、VDDの電位となる。１は基準トランジ
スタ（第１トランジスタ、200は動作トランジスタ（第
２トランジスタ）、３および４はスイッチ回路（トラン
スミッションゲートで構成され、Ｃ端子にＬレベル電位
を与えることによりＡ端子Ｂ端子は導通状態となる）、
７は抵抗、６はインバータである。
コントロール端子11にＬレベル電位（GND電位以下Ｌ
電位とする）を与えるとスイッチ回路３（第１スイッチ
回路）がOFFし、スイッチ回路４（第２スイッチ回路）
がONし、IREF端子10より供給される定電流が基準トラン
ジスタ１に流れ、そのトランジスタ１のゲート電位が決
まり、電流一定により、定電圧となる。その定電圧は動
作トランジスタ200のゲートに供給され、動作トランジ
スタ200の電流能力をβとすると、そのβに応じてGNDに
つながれた抵抗７に電流が流れ、OUT端子13に電圧が発
生する。ただし、OUT端子13はオープンかハイインピー
ダンスとする。以上の構成により、抵抗７と動作トラン
ジスタ200のβを任意に設定することにより、任意の電
圧を出力する電圧発生器として動作する。
電位とする）を与えるとスイッチ回路３（第１スイッチ
回路）がOFFし、スイッチ回路４（第２スイッチ回路）
がONし、IREF端子10より供給される定電流が基準トラン
ジスタ１に流れ、そのトランジスタ１のゲート電位が決
まり、電流一定により、定電圧となる。その定電圧は動
作トランジスタ200のゲートに供給され、動作トランジ
スタ200の電流能力をβとすると、そのβに応じてGNDに
つながれた抵抗７に電流が流れ、OUT端子13に電圧が発
生する。ただし、OUT端子13はオープンかハイインピー
ダンスとする。以上の構成により、抵抗７と動作トラン
ジスタ200のβを任意に設定することにより、任意の電
圧を出力する電圧発生器として動作する。
通常動作をしている場合、IREF端子10より常に定電流
が供給され、基準トランジスタ１および動作トランジス
タ200は常に定電流を流し続け、本発明の定電流制御回
路を持たない従来の回路では、回路を使用しないときで
も電流を消費してしまっていた。
が供給され、基準トランジスタ１および動作トランジス
タ200は常に定電流を流し続け、本発明の定電流制御回
路を持たない従来の回路では、回路を使用しないときで
も電流を消費してしまっていた。
しかし、本実施例においては、コントロール端子11に
Ｈ電位を与えることにより、スイッチ回路３がONし、ス
イッチ回路４がOFFすることにより、基準トランジスタ
１のゲートにＨレベル電位（VDD電源電位以下Ｈ電位と
呼ぶ）が与えられOFFする。又、定電流源の構造によ
り、Ｈ電位が動作トランジスタのゲートに与えられおFF
する。したがって、IREF端子10より供給される定電流は
カットされ、基準トランジスタ１及び動作トランジスタ
200に電流は流れない。
Ｈ電位を与えることにより、スイッチ回路３がONし、ス
イッチ回路４がOFFすることにより、基準トランジスタ
１のゲートにＨレベル電位（VDD電源電位以下Ｈ電位と
呼ぶ）が与えられOFFする。又、定電流源の構造によ
り、Ｈ電位が動作トランジスタのゲートに与えられおFF
する。したがって、IREF端子10より供給される定電流は
カットされ、基準トランジスタ１及び動作トランジスタ
200に電流は流れない。
第三図は本発明の定電流制御回路を用いたCMOS4ビッ
トD/A変換器の一実施例を示す回路図である。IC外部の
定電流源より、IREF端子に定電流の供給を受ける。その
定電流はカットされると、その電位は定電流源の構造に
より、GND電位となる。１は基準トランジスタ（Ｐチャ
ネル）、240〜243は動作トランジスタ（Ｐチャネル）、
３および４はスイッチ回路（３はＰチャネルトランジス
タ、４はトランスミッションゲート）、500、501〜53
0、531は信号スイッチトランジスタ（Ｐチャネル）、６
はインバータ、７は抵抗、８はNANDゲート、９はVDD電
源入力端子、10は定電流（IREF）入力端子、11はコント
ロール端子、12はGND端子、13はアナログ出力端子、140
〜143はデータ入力端子である。
トD/A変換器の一実施例を示す回路図である。IC外部の
定電流源より、IREF端子に定電流の供給を受ける。その
定電流はカットされると、その電位は定電流源の構造に
より、GND電位となる。１は基準トランジスタ（Ｐチャ
ネル）、240〜243は動作トランジスタ（Ｐチャネル）、
３および４はスイッチ回路（３はＰチャネルトランジス
タ、４はトランスミッションゲート）、500、501〜53
0、531は信号スイッチトランジスタ（Ｐチャネル）、６
はインバータ、７は抵抗、８はNANDゲート、９はVDD電
源入力端子、10は定電流（IREF）入力端子、11はコント
ロール端子、12はGND端子、13はアナログ出力端子、140
〜143はデータ入力端子である。
コントロール端子11にＬ電位を与えると、スイッチ回
路３（Ｐチャネルトランジスタ）がOFFし、スイッチ回
路４（IREF側トランスミッションゲート）がONし、IREF
端子10より供給される定電流が基準トランジスタ１に流
れ、そのゲート電位が決まり、電流一定により、定電圧
となる。その定電圧は動作トランジスタ240〜243に供給
される。又、NANDゲート８がアクティブとなり、データ
信号をデータ入力端子に与えることにより、本回路は通
常動作をする。D0データ入力端子140にはデータ４ビッ
トの中の最下位ビットD0が割り当てられ、D1データ入力
端子141にはその１つ上位ビットD1が、D2データ入力端
子142にはさらに上位のビットD2が、D3データ入力端子1
43には最上位ビットのD3が与えられている。D0ビットを
例にとり、D0データ入力端子140に０（Ｌ電位）を与え
ると、D0信号スイッチトランジスタ500のゲートにはＬ
電位が与えられONし、D0信号スイッチトランジスタ501
のゲートにはＨ電位が与えられOFFし、ゲートに定電圧
の与えられている動作トランジスタ240の出力する定電
流は、D0信号スイッチトランジスタ500を介し、GND端子
12よりGNDに流れ、OUT端子13は、GNDにつながれた抵抗
７により、電位はGNDになる。又、D0データ入力端子140
に１（Ｈ電位）を与えると、０（Ｌ電位）を与えたとき
とは反対に、D0信号スイッチトランジスタ500はOFFし、
D0信号スイッチトランジスタ501はONするため、動作ト
ランジスタ240の出力する定電流は、抵抗７を流れ、オ
ームの法則により、OUT端子13には、ある電位が出力さ
れる。ただし、OUT端子13はオープンかハイインピーダ
ンスとする。他のビットに関しても同様の動作である。
ただし、各ビットの重み付けは、D0＝１、D1＝２、D2＝
４、D3＝８であるので、D0における動作トランジスタ24
0の電流能力をβとすると、他のビットの動作トランジ
スタのβは、その重み付けに準じて、D1は２β、D2は４
β、D3は８βとなっている。又、各々に対応する、信号
スイッチトランジスタ500、501〜530、531は、各々の動
作トランジスタ240〜243のβと同じである。以上の構成
により、抵抗７と各トランジスタのβを任意に設定する
ことにより、任意の電圧を出力するD/A変換器として動
作する。
路３（Ｐチャネルトランジスタ）がOFFし、スイッチ回
路４（IREF側トランスミッションゲート）がONし、IREF
端子10より供給される定電流が基準トランジスタ１に流
れ、そのゲート電位が決まり、電流一定により、定電圧
となる。その定電圧は動作トランジスタ240〜243に供給
される。又、NANDゲート８がアクティブとなり、データ
信号をデータ入力端子に与えることにより、本回路は通
常動作をする。D0データ入力端子140にはデータ４ビッ
トの中の最下位ビットD0が割り当てられ、D1データ入力
端子141にはその１つ上位ビットD1が、D2データ入力端
子142にはさらに上位のビットD2が、D3データ入力端子1
43には最上位ビットのD3が与えられている。D0ビットを
例にとり、D0データ入力端子140に０（Ｌ電位）を与え
ると、D0信号スイッチトランジスタ500のゲートにはＬ
電位が与えられONし、D0信号スイッチトランジスタ501
のゲートにはＨ電位が与えられOFFし、ゲートに定電圧
の与えられている動作トランジスタ240の出力する定電
流は、D0信号スイッチトランジスタ500を介し、GND端子
12よりGNDに流れ、OUT端子13は、GNDにつながれた抵抗
７により、電位はGNDになる。又、D0データ入力端子140
に１（Ｈ電位）を与えると、０（Ｌ電位）を与えたとき
とは反対に、D0信号スイッチトランジスタ500はOFFし、
D0信号スイッチトランジスタ501はONするため、動作ト
ランジスタ240の出力する定電流は、抵抗７を流れ、オ
ームの法則により、OUT端子13には、ある電位が出力さ
れる。ただし、OUT端子13はオープンかハイインピーダ
ンスとする。他のビットに関しても同様の動作である。
ただし、各ビットの重み付けは、D0＝１、D1＝２、D2＝
４、D3＝８であるので、D0における動作トランジスタ24
0の電流能力をβとすると、他のビットの動作トランジ
スタのβは、その重み付けに準じて、D1は２β、D2は４
β、D3は８βとなっている。又、各々に対応する、信号
スイッチトランジスタ500、501〜530、531は、各々の動
作トランジスタ240〜243のβと同じである。以上の構成
により、抵抗７と各トランジスタのβを任意に設定する
ことにより、任意の電圧を出力するD/A変換器として動
作する。
通常動作をしている場合、IREF端子10より常に電流が
流れ、基準トランジスタ１、動作トランジスタ240〜243
は、常に定電流を流し続け、本発明の定電流制御回路を
持たない従来の回路では、回路を使用しないときでも電
流を消費してしまっていた。
流れ、基準トランジスタ１、動作トランジスタ240〜243
は、常に定電流を流し続け、本発明の定電流制御回路を
持たない従来の回路では、回路を使用しないときでも電
流を消費してしまっていた。
しかし、本実施例においては、コントロール端子11に
Ｈ電位を与えることにより、スイッチ回路３がONし、ス
イッチ回路４がOFFすることにより、基準トランジスタ
１のゲートにＨ電位（VDD電位）が与えられOFFする。し
たがって、IREF端子10より供給される定電流はカットさ
れ、その電位は、定電流源の構造により、Ｌ電位にな
る。しかし、IREF端子がどのような電位になり動作トラ
ンジスタにどのような電位が供給されようと、コントロ
ール信号により、NANDゲート８はすべてOFFし、データ
入力端子140〜143にどのような信号を与えようとも受け
付けない。又、すべての信号スイッチトランジスタ50
0、501〜530、531のゲートに、Ｈ電位が供給されOFF
し、動作トランジスタ240〜243が出力する電流は、カッ
トされる。
Ｈ電位を与えることにより、スイッチ回路３がONし、ス
イッチ回路４がOFFすることにより、基準トランジスタ
１のゲートにＨ電位（VDD電位）が与えられOFFする。し
たがって、IREF端子10より供給される定電流はカットさ
れ、その電位は、定電流源の構造により、Ｌ電位にな
る。しかし、IREF端子がどのような電位になり動作トラ
ンジスタにどのような電位が供給されようと、コントロ
ール信号により、NANDゲート８はすべてOFFし、データ
入力端子140〜143にどのような信号を与えようとも受け
付けない。又、すべての信号スイッチトランジスタ50
0、501〜530、531のゲートに、Ｈ電位が供給されOFF
し、動作トランジスタ240〜243が出力する電流は、カッ
トされる。
以上により本実施例においては、コントロール端子に
Ｈ電位を与えることにより、消費電流を０にすることが
できる。
Ｈ電位を与えることにより、消費電流を０にすることが
できる。
又、本発明はCMOS以外のトランジスタを用いても構成
でき、電圧発生回路およびD/Aコンバータ以外にも使用
できることは言うまでもない。
でき、電圧発生回路およびD/Aコンバータ以外にも使用
できることは言うまでもない。
［発明の効果］ 以上述べたように発明によれば、定電流を必要としな
いときには定電流をカットすることができるので、消費
電流を抑えることができる。
いときには定電流をカットすることができるので、消費
電流を抑えることができる。
第１図は本発明に係わる電気回路図。第２図は従来例に
係わる図。第３図は実施例に係わる図。 １……基準トランジスタ 200……動作トランジスタ 240……D0動作トランジスタ（１β） 241……D1動作トランジスタ（２β） 242……D2動作トランジスタ（４β） 243……D3動作トランジスタ（８β） ３……スイッチ回路（VDD側） ４……スイッチ回路（IREF側） 500……D0信号スイッチ回路 501……D0信号スイッチ回路 510……D1信号スイッチ回路 511……D1信号スイッチ回路 520……D2信号スイッチ回路 521……D2信号スイッチ回路 530……D3信号スイッチ回路 531……D3信号スイッチ回路 ６……インバータ ７……抵抗 ８……NANDゲート ９……VDD端子 10……IREF端子 11……コントロール端子 12……GND端子 13……アナログ出力端子 140……D0データ入力端子 141……D1データ入力端子 142……D2データ入力端子 143……D3データ入力端子
係わる図。第３図は実施例に係わる図。 １……基準トランジスタ 200……動作トランジスタ 240……D0動作トランジスタ（１β） 241……D1動作トランジスタ（２β） 242……D2動作トランジスタ（４β） 243……D3動作トランジスタ（８β） ３……スイッチ回路（VDD側） ４……スイッチ回路（IREF側） 500……D0信号スイッチ回路 501……D0信号スイッチ回路 510……D1信号スイッチ回路 511……D1信号スイッチ回路 520……D2信号スイッチ回路 521……D2信号スイッチ回路 530……D3信号スイッチ回路 531……D3信号スイッチ回路 ６……インバータ ７……抵抗 ８……NANDゲート ９……VDD端子 10……IREF端子 11……コントロール端子 12……GND端子 13……アナログ出力端子 140……D0データ入力端子 141……D1データ入力端子 142……D2データ入力端子 143……D3データ入力端子
Claims (1)
- 【請求項１】導通路の一方を電源電位に、他方を第２ト
ランジスタのゲートに接続した第１トランジスタと、導
通路の一方を前記電源電位に接続した前記第２トランジ
スタとを備え、前記第１トランジスタのゲートに印可さ
れた定電流源からの基準電流により制御され、前記第２
トランジスタの他方の導通路に所定の定電流が出力され
るよう構成した定電流制御回路において、 一方の端子を前記電源電位に、他方の端子を前記第１ト
ランジスタのゲートに接続した第１スイッチ回路と、 一方の端子を前記第１トランジスタのゲートに、他方の
端子を前記定電流源に接続した第２スイッチ回路とを備
え、 前記第１スイッチ回路と第２スイッチ回路は前記定電流
制御回路を動作させるか非動作とさせるかを制御するコ
ントロール信号により相補的に開閉制御されるものであ
って、 前記コントール信号が前記定電流制御回路を非動作とす
る電位の場合には前記第１スイッチ回路はON、前記第２
スイッチ回路はOFFとすることにより前記第１トランジ
スタ、第２トランジスタのいづれにも定電流を流さない
ことを特徴とする定電流制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23472090A JP2861337B2 (ja) | 1990-09-05 | 1990-09-05 | 定電流制御回路 |
| JP23746798A JPH11145833A (ja) | 1990-09-05 | 1998-08-24 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23472090A JP2861337B2 (ja) | 1990-09-05 | 1990-09-05 | 定電流制御回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23746798A Division JPH11145833A (ja) | 1990-09-05 | 1998-08-24 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04114217A JPH04114217A (ja) | 1992-04-15 |
| JP2861337B2 true JP2861337B2 (ja) | 1999-02-24 |
Family
ID=16975320
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23472090A Expired - Fee Related JP2861337B2 (ja) | 1990-09-05 | 1990-09-05 | 定電流制御回路 |
| JP23746798A Pending JPH11145833A (ja) | 1990-09-05 | 1998-08-24 | Ｄ／ａ変換回路 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23746798A Pending JPH11145833A (ja) | 1990-09-05 | 1998-08-24 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP2861337B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005037915A (ja) * | 2003-06-25 | 2005-02-10 | Rohm Co Ltd | 有機ｅｌ駆動回路およびこれを用いる有機ｅｌ表示装置 |
-
1990
- 1990-09-05 JP JP23472090A patent/JP2861337B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-24 JP JP23746798A patent/JPH11145833A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04114217A (ja) | 1992-04-15 |
| JPH11145833A (ja) | 1999-05-28 |
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Free format text: PAYMENT UNTIL: 20081211 Year of fee payment: 10 |
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