JP2863593B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2863593B2 JP2863593B2 JP2082304A JP8230490A JP2863593B2 JP 2863593 B2 JP2863593 B2 JP 2863593B2 JP 2082304 A JP2082304 A JP 2082304A JP 8230490 A JP8230490 A JP 8230490A JP 2863593 B2 JP2863593 B2 JP 2863593B2
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Description
【発明の詳細な説明】 〔概要〕 能率的なバーンイン試験が可能な半導体集積回路に関
し、 半導体集積回路を製造する過程において、プルアップ
・プルダウン回路を増設し、外部からの印加信号を増大
させずに、バーンイン試験を容易に短時間で可能とする
半導体集積回路を提供することを目的とし、 半導体素子で形成される内部回路を入力回路、出力回
路及び入出力回路を介して外部端子と接続し、前記入力
回路、出力回路及び入出力回路には、それぞれプルアッ
プ回路及びプルダウン回路を対称的に接続した半導体集
積回路を構成するとともに、前記プルアップ回路及びプ
ルダウン回路のオン・オフを制御する制御信号源を設け
る。
し、 半導体集積回路を製造する過程において、プルアップ
・プルダウン回路を増設し、外部からの印加信号を増大
させずに、バーンイン試験を容易に短時間で可能とする
半導体集積回路を提供することを目的とし、 半導体素子で形成される内部回路を入力回路、出力回
路及び入出力回路を介して外部端子と接続し、前記入力
回路、出力回路及び入出力回路には、それぞれプルアッ
プ回路及びプルダウン回路を対称的に接続した半導体集
積回路を構成するとともに、前記プルアップ回路及びプ
ルダウン回路のオン・オフを制御する制御信号源を設け
る。
本発明は能率的なバーンイン試験が可能な半導体集積
回路に関する。
回路に関する。
半導体集積回路のバーンイン試験の時に、入出力端子
に印加される信号を多様とするため、端子の信号レベル
を変える回路として多種類を必要とした。能率向上のた
め、そのような回路を簡易化し、且つ多様な試験を可能
とすることが要望された。
に印加される信号を多様とするため、端子の信号レベル
を変える回路として多種類を必要とした。能率向上のた
め、そのような回路を簡易化し、且つ多様な試験を可能
とすることが要望された。
高集積化・高機能化された半導体集積回路をバーンイ
ン試験するため、特開昭63−61972号公報、特開昭63−2
60145号公報に記載された構成が公知になっている。即
ち、半導体集積回路を製造する過程において、初期不良
を除去するため150℃に達する周囲温度の中で、電源用
と信号用との各端子にバイアス電圧を印加して、半導体
素子に対し悪い環境を与え、劣化するものは早く状態変
化を起こさせて検出できるような検査を行うことが知ら
れている。第５図はそのような試験を効率的に行うため
の回路を有する半導体集積回路の構成を示す一例であ
る。第５図において、１は内部論理回路、２は入力回路
用信号端子、３は出力回路用信号端子、４は入出力回路
用信号端子、5,6,7はPMOSトランジスタで形成したプル
アップ回路、８はプルアップ回路用制御信号端子、９は
プルアップ回路用直流電源端子、10,11,12はインバー
タ、13はトライステート素子、14はアンド回路、S1,S2
は入出力回路制御用信号を示す。今、内部論理回路１か
ら入出力回路制御用信号S1として“H"を発し、プルアッ
プ回路用制御信号端子８からの“H"信号とアンド回路14
により、論理演算を行えば、入出力回路制御用信号S2が
得られる。信号S2はトライステート素子13を制御してオ
ンとするから、内部論理回路１の状態信号は端子４に出
力される。若し、前記制御用信号S1が“L"のときは、ト
ライステート素子13が「高インピーダンス」となり、端
子４は入力端子として外部信号が内部論理回路１に印加
され処理される。
ン試験するため、特開昭63−61972号公報、特開昭63−2
60145号公報に記載された構成が公知になっている。即
ち、半導体集積回路を製造する過程において、初期不良
を除去するため150℃に達する周囲温度の中で、電源用
と信号用との各端子にバイアス電圧を印加して、半導体
素子に対し悪い環境を与え、劣化するものは早く状態変
化を起こさせて検出できるような検査を行うことが知ら
れている。第５図はそのような試験を効率的に行うため
の回路を有する半導体集積回路の構成を示す一例であ
る。第５図において、１は内部論理回路、２は入力回路
用信号端子、３は出力回路用信号端子、４は入出力回路
用信号端子、5,6,7はPMOSトランジスタで形成したプル
アップ回路、８はプルアップ回路用制御信号端子、９は
プルアップ回路用直流電源端子、10,11,12はインバー
タ、13はトライステート素子、14はアンド回路、S1,S2
は入出力回路制御用信号を示す。今、内部論理回路１か
ら入出力回路制御用信号S1として“H"を発し、プルアッ
プ回路用制御信号端子８からの“H"信号とアンド回路14
により、論理演算を行えば、入出力回路制御用信号S2が
得られる。信号S2はトライステート素子13を制御してオ
ンとするから、内部論理回路１の状態信号は端子４に出
力される。若し、前記制御用信号S1が“L"のときは、ト
ライステート素子13が「高インピーダンス」となり、端
子４は入力端子として外部信号が内部論理回路１に印加
され処理される。
バーンイン試験のとき端子９に＋VDDを、端子８に低
レベル“L"の信号を与える。そのときプルアップ回路5,
7はオンとなる。前記制御用信号S2は“L"となり、トラ
イステート素子13は「高インピーダンス」となる。その
ため端子2,4に外部信号の印加が無くても、端子８から
の“L"信号がインバータ10,12により“H"信号とされ
て、内部論理回路１に印加される。したがって印加され
た信号は内部論理回路１において処理されて、端子３に
出力される。次に端子８に低レベル“L"の信号を印加す
れば、プルアップ回路5,6,7がオンとなる。バーンイン
試験時に、プルアップ回路5,6,7はインバータ10〜12の
負荷抵抗として動作する。
レベル“L"の信号を与える。そのときプルアップ回路5,
7はオンとなる。前記制御用信号S2は“L"となり、トラ
イステート素子13は「高インピーダンス」となる。その
ため端子2,4に外部信号の印加が無くても、端子８から
の“L"信号がインバータ10,12により“H"信号とされ
て、内部論理回路１に印加される。したがって印加され
た信号は内部論理回路１において処理されて、端子３に
出力される。次に端子８に低レベル“L"の信号を印加す
れば、プルアップ回路5,6,7がオンとなる。バーンイン
試験時に、プルアップ回路5,6,7はインバータ10〜12の
負荷抵抗として動作する。
バーンイン試験時において、内部論理回路に印加され
る信号として、外部から波形を印加することが、従来の
方法であるが、その外部からの波形用信号源と、そのた
めの接続手段が必要である。半導体集積回路を形成する
チップのみにおいて処理が出来ず、バーンインボードと
称する基板上に多数の装置を増設することを必要とし
た。そのためバーンイン試験に要する費用が高くつい
た。
る信号として、外部から波形を印加することが、従来の
方法であるが、その外部からの波形用信号源と、そのた
めの接続手段が必要である。半導体集積回路を形成する
チップのみにおいて処理が出来ず、バーンインボードと
称する基板上に多数の装置を増設することを必要とし
た。そのためバーンイン試験に要する費用が高くつい
た。
本発明の目的は前述の欠点を改善し、半導体集積回路
を製造する過程において、プルアップ・プルダウン回路
を増設し、外部からの印加信号を増大させずに、バーン
イン試験を容易に短時間で可能とする半導体集積回路を
提供することにある。
を製造する過程において、プルアップ・プルダウン回路
を増設し、外部からの印加信号を増大させずに、バーン
イン試験を容易に短時間で可能とする半導体集積回路を
提供することにある。
第１図は本発明の原理構成を示す図である。第１図に
おいて、20は半導体素子で形成される内部回路、21,22,
23はチップの外部端子、24は入力回路、25は出力回路、
26は入出力回路、24−1,25−1,26−１はプルアップ回
路、24−2,25−2,26−２はプルダウン回路、27は制御信
号の信号源を示す。
おいて、20は半導体素子で形成される内部回路、21,22,
23はチップの外部端子、24は入力回路、25は出力回路、
26は入出力回路、24−1,25−1,26−１はプルアップ回
路、24−2,25−2,26−２はプルダウン回路、27は制御信
号の信号源を示す。
図１に示すように、プルアップ回路24−1,25−1,26−
１の制御端子及びプルダウン回路24−2,25−2,26−２の
制御端子は、配線27a〜27dを介して制御信号源27と接続
されている。
１の制御端子及びプルダウン回路24−2,25−2,26−２の
制御端子は、配線27a〜27dを介して制御信号源27と接続
されている。
本発明の半導体集積回路は、半導体素子で形成される
内部回路20が入力回路24、出力回路25及び入出力回路26
を介して外部端子21〜23と接続され、前記入力回路24、
出力回路25及び入出力回路26には、それぞれプルアップ
回路24−1,25−1,26−１及びプルダウン回路24−2,25−
2,26−２が対称的に接続された半導体集積回路であっ
て、前記プルアップ回路及びプルダウン回路のオン・オ
フを制御する制御信号源27を設けたことを特徴とする。
内部回路20が入力回路24、出力回路25及び入出力回路26
を介して外部端子21〜23と接続され、前記入力回路24、
出力回路25及び入出力回路26には、それぞれプルアップ
回路24−1,25−1,26−１及びプルダウン回路24−2,25−
2,26−２が対称的に接続された半導体集積回路であっ
て、前記プルアップ回路及びプルダウン回路のオン・オ
フを制御する制御信号源27を設けたことを特徴とする。
各プルアップ回路24−１‥‥・プルダウン回路24−２
‥‥のオン・オフは制御信号源27からの信号により、通
常は同時に制御される。そのため内部回路20に対する信
号線に対称的に接続されたプルアップ回路・プルダウン
回路の動作により、信号線電位は任意に制御されてい
る。内部回路20を通常に動作させるときはプルアップ回
路・プルダウン回路を同時にオフさせる。またバーンイ
ン試験のときは各別にオンまたはオフとさせれば良い。
更にバーンイン試験時に、第３図に示すA,Bのように周
期的にレベルが切り替わる制御信号をプルアップ回路24
−1,25−1,26−１及びプルダウン回路24−2,25−2,26−
２の制御端子に印加すれば、プルアップ回路24−1,25−
1,26−１及びプルダウン回路24−2,25−2,26−２のオン
／オフが交互に切り替わるので、内部回路20の状態を変
化させることができ、複雑なバーンイン試験も能率的に
できる。
‥‥のオン・オフは制御信号源27からの信号により、通
常は同時に制御される。そのため内部回路20に対する信
号線に対称的に接続されたプルアップ回路・プルダウン
回路の動作により、信号線電位は任意に制御されてい
る。内部回路20を通常に動作させるときはプルアップ回
路・プルダウン回路を同時にオフさせる。またバーンイ
ン試験のときは各別にオンまたはオフとさせれば良い。
更にバーンイン試験時に、第３図に示すA,Bのように周
期的にレベルが切り替わる制御信号をプルアップ回路24
−1,25−1,26−１及びプルダウン回路24−2,25−2,26−
２の制御端子に印加すれば、プルアップ回路24−1,25−
1,26−１及びプルダウン回路24−2,25−2,26−２のオン
／オフが交互に切り替わるので、内部回路20の状態を変
化させることができ、複雑なバーンイン試験も能率的に
できる。
本発明の実施例として、プルアップ回路をＰチャネル
FET、プルダウン回路をＮチャネルFETで構成し、制御信
号源からパルス波形を各FETに印加する場合について説
明する。第１図に示すプルアップ回路24−１及びプルダ
ウン回路24−２を含む入力回路24等の代表的な構成例
を、第２図に2A,2B,2C及び2Dとして示す。第２図に示す
ように、制御信号A,B及びそれらの論理積の演算結果で
ある（Ａ・Ｂ）の信号を各回路2A,2B,2C及び2Dに印加す
ると、様々な電位の信号が各回路2A,2B,2C及び2Dから出
力される。これらの様々な電位の信号を、第１図に示す
内部回路20と接続される信号線に印加することができ
る。なお、制御信号ＡとＢを共に“L"とすることは、プ
ルアップ回路24−１及びプルダウン回路24−２に接続さ
れる電源の高電位側と低電位側とを短絡することとなる
ため禁止し、共に“H"とすることはバーンイン試験中で
なく内部回路を通常に動作させている場合であるから、
それも除く。そのため制御信号ＡとＢが“H"と“L"とに
なっている場合が本発明の動作の条件となる。
FET、プルダウン回路をＮチャネルFETで構成し、制御信
号源からパルス波形を各FETに印加する場合について説
明する。第１図に示すプルアップ回路24−１及びプルダ
ウン回路24−２を含む入力回路24等の代表的な構成例
を、第２図に2A,2B,2C及び2Dとして示す。第２図に示す
ように、制御信号A,B及びそれらの論理積の演算結果で
ある（Ａ・Ｂ）の信号を各回路2A,2B,2C及び2Dに印加す
ると、様々な電位の信号が各回路2A,2B,2C及び2Dから出
力される。これらの様々な電位の信号を、第１図に示す
内部回路20と接続される信号線に印加することができ
る。なお、制御信号ＡとＢを共に“L"とすることは、プ
ルアップ回路24−１及びプルダウン回路24−２に接続さ
れる電源の高電位側と低電位側とを短絡することとなる
ため禁止し、共に“H"とすることはバーンイン試験中で
なく内部回路を通常に動作させている場合であるから、
それも除く。そのため制御信号ＡとＢが“H"と“L"とに
なっている場合が本発明の動作の条件となる。
第２図において破線で囲む2Aの枠内では、出力として
内部回路20への信号線の電位は制御信号Ａと同相で変化
する。2Bの枠内では同じく回路20への信号線の電位は制
御信号Ａと逆相で変化する。2Cの枠内ではその電位が
“L"に固定され、2Dの枠内ではその電位が“H"に固定さ
れる。
内部回路20への信号線の電位は制御信号Ａと同相で変化
する。2Bの枠内では同じく回路20への信号線の電位は制
御信号Ａと逆相で変化する。2Cの枠内ではその電位が
“L"に固定され、2Dの枠内ではその電位が“H"に固定さ
れる。
次に第３図は本発明の実施例としてプルアップ回路・
プルダウン回路を交互にオン・オフさせることについて
説明する図である。第３図A,第３図Ｂは第２図に示す制
御信号A,Bを示し、第３図，，は第２図に示す枠
内回路に第３図A,Bを印加したとき、図中その右方に示
す回路の出力線電位を示す。そして第３図では左から内
部回路を通常に動作させるとき、バーンインの直流的試
験のとき、バーンインの交流的試験のときを示してい
る。即ち、通常に動作させるときＡが“H",Bが“H"で、
，，は適宜な電位となっている。バーンイン直流
的試験のときは、Ａが“L"、Ｂが“H"であるから、の
回路は第２図2Bの枠と同じ回路であり、出力はＡと逆相
で変化する。の回路は2Dの回路の枠と同じであるか
ら、出力が“H"に固定される。の回路は2Aの枠と同じ
であるから、出力がＡと同相で変化する。
プルダウン回路を交互にオン・オフさせることについて
説明する図である。第３図A,第３図Ｂは第２図に示す制
御信号A,Bを示し、第３図，，は第２図に示す枠
内回路に第３図A,Bを印加したとき、図中その右方に示
す回路の出力線電位を示す。そして第３図では左から内
部回路を通常に動作させるとき、バーンインの直流的試
験のとき、バーンインの交流的試験のときを示してい
る。即ち、通常に動作させるときＡが“H",Bが“H"で、
，，は適宜な電位となっている。バーンイン直流
的試験のときは、Ａが“L"、Ｂが“H"であるから、の
回路は第２図2Bの枠と同じ回路であり、出力はＡと逆相
で変化する。の回路は2Dの回路の枠と同じであるか
ら、出力が“H"に固定される。の回路は2Aの枠と同じ
であるから、出力がＡと同相で変化する。
したがって、第３図に示す信号，，に対応する
回路を応用して第４図に示す入出力回路31,入力回路32
及び出力回路33を構成できる。なお、第４図において矢
印は信号の方向を示している。
回路を応用して第４図に示す入出力回路31,入力回路32
及び出力回路33を構成できる。なお、第４図において矢
印は信号の方向を示している。
第４図に示す入出力回路31は、入力側のプルアップ回
路及びプルダウン回路を備えている。これらのプルアッ
プ回路及びプルダウン回路に印加される制御信号A,Bに
より、制御信号Ａと逆相に変化する信号が生成される。
この信号は第４図の左方に向かい、インバータで反転さ
れて制御信号Ａと同相になり内部回路に印加される。
路及びプルダウン回路を備えている。これらのプルアッ
プ回路及びプルダウン回路に印加される制御信号A,Bに
より、制御信号Ａと逆相に変化する信号が生成される。
この信号は第４図の左方に向かい、インバータで反転さ
れて制御信号Ａと同相になり内部回路に印加される。
第４図において、信号が印加される端子の入力信号
は、入力回路32及びインバータを介して内部回路に入力
される。
は、入力回路32及びインバータを介して内部回路に入力
される。
第４図において、信号が現れる端子には内部回路か
ら出力される信号と、出力回路33のプルアップ回路及び
プルダウン回路からの出力信号とが重畳される。出力回
路33のプルアップ回路及びプルダウン回路からの出力信
号は、制御信号Ａと同相で変化する。
ら出力される信号と、出力回路33のプルアップ回路及び
プルダウン回路からの出力信号とが重畳される。出力回
路33のプルアップ回路及びプルダウン回路からの出力信
号は、制御信号Ａと同相で変化する。
このようにバーンイン試験時の入力信号を少なくでき
ることから、チップ内で得た制御信号をそのまま使用す
ること、或いは外部より直接制御信号を入力することが
出来る。論理演算するような処理で得たものがプルアッ
プ回路・プルダウン回路に同時に与えられ、更にレベル
のオン／オフが周期的に変わる信号を与えることも出来
る。
ることから、チップ内で得た制御信号をそのまま使用す
ること、或いは外部より直接制御信号を入力することが
出来る。論理演算するような処理で得たものがプルアッ
プ回路・プルダウン回路に同時に与えられ、更にレベル
のオン／オフが周期的に変わる信号を与えることも出来
る。
このようにして本発明によると、プルアップ回路とプ
ルダウン回路とを対称的に接続使用しているから、その
回路素子のオン・オフを適宜制御することにより、バー
ンイン試験時の入力信号を少なく出来る。よって、半導
体集積回路の試験を容易に出来る。
ルダウン回路とを対称的に接続使用しているから、その
回路素子のオン・オフを適宜制御することにより、バー
ンイン試験時の入力信号を少なく出来る。よって、半導
体集積回路の試験を容易に出来る。
第１図は本発明の原理構成を示す図、 第２図は本発明の実施例の回路を示す図、 第３図は本発明の他の実施例の回路を示す図、 第４図は第３図を応用した回路の構成図、 第５図はバーンイン試験を行うときの半導体集積回路を
示す図である。 20……内部回路 21〜23……外部端子 24……入力回路 24−１……プルアップ回路 24−２……プルダウン回路 25……出力回路 26……入出力回路 27……制御信号源
示す図である。 20……内部回路 21〜23……外部端子 24……入力回路 24−１……プルアップ回路 24−２……プルダウン回路 25……出力回路 26……入出力回路 27……制御信号源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/66 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】半導体素子で形成される内部回路が入力回
路、出力回路及び入出力回路を介して外部端子と接続さ
れ、前記入力回路、出力回路及び入出力回路には、それ
ぞれプルアップ回路及びプルダウン回路が対称的に接続
されている半導体集積回路であって、 前記プルアップ回路及びプルダウン回路のオン・オフを
制御する制御信号源を有することを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082304A JP2863593B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082304A JP2863593B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03279882A JPH03279882A (ja) | 1991-12-11 |
| JP2863593B2 true JP2863593B2 (ja) | 1999-03-03 |
Family
ID=13770814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082304A Expired - Fee Related JP2863593B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863593B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3509001B2 (ja) | 1999-12-07 | 2004-03-22 | 松下電器産業株式会社 | 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570036A (en) * | 1995-08-25 | 1996-10-29 | Hal Computer Systems, Inc. | CMOS buffer circuit having power-down feature |
| JP4708867B2 (ja) * | 2005-06-02 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路並びにその試験装置及び試験方法 |
-
1990
- 1990-03-29 JP JP2082304A patent/JP2863593B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3509001B2 (ja) | 1999-12-07 | 2004-03-22 | 松下電器産業株式会社 | 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03279882A (ja) | 1991-12-11 |
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