JP2872098B2 - テスト機能付きカウンタ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はテスト機能付きカウ
ンタ装置に関し、特に大規模集積回路（ＬＳＩ）化され
たタイマカウンタ装置の良否をテストするテスト機能付
きカウンタ装置に関する。

【０００２】

【従来の技術】一般にＬＳＩはＬＳＩテスタによりその
機能の良否を判定する機能検査が行われる。ＬＳＩを構
成する各機能回路の不良を精度良く検出するためには、
テストパターンの設計が重要である。ＬＳＩ化されたカ
ウンタ装置についても、完全にカウンタ機能の良否を判
定するためには、各ビット毎にカウント値毎のカウント
出力および桁上げ（キャリー）出力が正しいか否かの判
定をする必要がある。一方、ＬＳＩテスタのテストパタ
ーン格納用のメモリ容量に制限があるため、多ビットの
カウンタの場合には全てのカウント値のテストは困難で
あり現実的でない。このため多ビットのカウンタの良否
を判定するためにはテストパターンのデータ量を削減す
る必要がある。

【０００３】特開平３−２５９６１８公報（文献１）記
載の一般的なシリアルスキャンパス方式のテスト機能付
きｎビットカウンタは、大略入力端子，出力端子を有し
＋１または−１の加算機能を有する組合せ回路と、それ
ぞれシリアルイン端子，テストクロック端子，シフトク
ロック端子，シリアルアウト端子を有する各ビット対応
のｎ個のスキャンマクロとから構成される。テストクロ
ックにより通常動作，テスト動作の切替を行い、通常動
作時には上記スキャンマクロをフリップフロップやラッ
チ等の記憶素子として動作させる。テスト動作時には上
記スキャンマクロをシリアルイン，シリアルアウトのシ
フトレジスタとして動作させ、上記シフトクロックを入
力するとともにテストデータを上記シリアルイン端子に
供給し、上記シリアルアウト端子からデータをシリアル
に出力する（スキャンモード）。その後上記スキャンマ
クロを外部端子の一部と見なし、上記テストクロック端
子からクロックを供給しつつ上記スキャンマクロからの
データと一般入力とによりカウンタ全体を動作させる
（テストクロックモード）。再度スキャンモードとして
上記スキャンマクロのデータを上記シリアルアウト端子
に出力するとともに、上記テストデータをシリアルイン
端子から供給する。以後、上記テストクロックモードと
スキャンモードとを交互に繰返して動作させテストを実
行する。

【０００４】このスキャンパステスト方式では、ＬＳＩ
テスタのテストパターン数に制約があっても、断線等の
故障発生可能性のある部分を探索し、その故障を検出す
るためのテストデータを自動発生し、それを上記クロッ
クモード時にＬＳＩテスタを経由してカウンタ装置の入
力端子に供給してスキャンモードにした後テストクロッ
クモードに切替て次のテストパターンを供給することを
反復していることにより、多ビットのカウンタでも正確
に良否のテストができる。

【０００５】しかし、このテストはＬＳＩの断線やショ
ート等の故障テストのみであり、カウンタとしての機能
テストはできない。カウンタとしての機能テストには別
途２のｎ乗のテストパターン数が必要であり、テスト時
間がかかってしまう。

【０００６】次に、テストパターンデータ数の低減を図
った文献１記載の従来の第１のテスト機能付きカウンタ
装置をブロックで示す図３を参照すると、この従来の第
１のテスト機能付きカウンタ装置は、カウント値を出力
する記憶素子１０１と所定値と記憶素子１０１の出力カ
ウント値を加算する加算器１０２とを有するカウンタ１
００と、テストパターンを発生するパターン発生回路１
０３と、テストモード時にパターン発生回路１０３のテ
ストパターンデータを記憶素子１０１へ供給するセレク
タ１０４とを備える。

【０００７】次に、図３および動作波形をタイムチャー
トで示す図４を参照して、従来の第１のテスト機能付き
カウンタ装置の動作について説明すると、まず、パター
ン発生回路１０３の出力パターンデータを、表１に示す
ように、記憶素子１０１が一定クロック数をカウントす
る毎に出力カウント値を桁上げするような値に設定す
る。

【０００８】

【表１】

【０００９】次に、テスト信号ＴＥＳＴをアクティブ
（Ｈレベル）にしてテストパターンデータをカウンタ１
００の記憶素子１０１に書込む（ロード値Ｌ）。次に、
テスト信号ＴＥＳＴをインアクティブ（Ｌレベル）にし
てセレクタ１０４を加算器１０２の出力選択状態に切替
え、この状態でクロックＣＬＫの供給を受けると加算器
１０２の出力はロードされたテストパターンデータ値に
所定値（例えば１）を加算した値に変化しその加算値を
記憶素子１０１に記憶する（カウント値Ｎ１）。記憶素
子１０１の出力カウント値は再び加算器１０２に入力さ
れる。ここで、表１に示すように、最初のロード値はオ
ール０であり、これに１加算した最初のカウント値１は
最下位ビットが０となる。次に、もう１度クロックＣＬ
Ｋの供給を受けるとこのときの記憶素子の出力カウント
値Ｎ２は最下位ビットの１に１が加算されることにより
桁上げが行われ最下位から２ビット目のみが１となる。
このようにテストモード時には１クロック周期Ｈレベル
に変化した後、２クロック周期の期間Ｌレベルとし再度
Ｈレベルに変化する。ロード値Ｌを表１のように変化さ
せながら上記動作を反復して対応のカウント値Ｎ１，Ｎ
２を点検することにより、桁上げが正常であるか否かを
判定できる。。この方法により、カウンタ１００の機能
が正常であるか否かのテストをｎ×３パターン（８ビッ
トカウンタの場合２４パターン）の動作で可能となり、
２のｎ乗パターンに比較して大幅に削減できる。

【００１０】しかし、この従来の第１のテスト機能付き
カウンタ装置は、テストモード毎に通常モード時に加算
器１０２と記憶素子１０１とを接続している信号線をテ
ストパターン発生回路１０３に切替えロードサイクルを
起動する構成であるので、このロードサイクル時にはカ
ウント動作が不可能となるため、上記ロードサイクルが
テスト時間の延長要因となる。

【００１１】また、ロード値Ｌによりカウント動作を行
なった結果は、次のロード値Ｌによる結果とは独立した
値であるため、その都度外部に出力して検証を行う必要
があるので、テスト用にｎビットの端子を確保するかあ
るいは１カウント終了毎にカウンタを停止させてカウン
ト値を外部に出力させる必要がある。

【００１２】次に、テストパターンデータ数の低減を図
った従来の第２のテスト機能付きカウンタ装置をブロッ
クで示す図５を参照すると、この従来の第２のテスト機
能付きカウンタ装置は、同一構成のビット素子０〜７か
ら成る８ビットのカウンタであり、各ビット素子０〜７
の各々はクロックＣＬＫ１にしたがってデータの入力・
保持を行うラッチ回路１０〜１７（２桁目の０〜７はビ
ット番号を示す）と、クロックＣＬＫ２にしたがってデ
ータの入力・保持を行いフリップフロップなどの記憶素
子から成るラッチ回路２０〜２７と、半加算器を構成す
る２入力のＥＸＯＲ回路３０〜３７と、通常のカウント
動作時のカウンタオーバフロー（キャリー）検出回路を
構成しオーバフロー検出信号ＯＤを出力する３入力のＡ
ＮＤ回路１４０〜１４７と、テストモード時のカウンタ
オーバフロー検出回路を構成する２入力のＡＮＤ回路１
５０〜１５７と、オーバフロー検出回路の出力ゲートを
構成しオーバフロー出力ＯＶ０〜ＯＶ７を出力する２入
力のＯＲ回路１６０〜１６７とをそれぞれ備える。

【００１３】以下説明の便宜上代表としてビット素子７
について説明すると、ラッチ回路１７はデータ入力端に
ラッチ回路２７の出力の供給を受ける。ＥＸＯＲ回路３
７は一入力端にラッチ回路１７の出力の、他入力端に下
位ビット６のオーバフロー出力ＯＶ６のそれぞれ供給を
受ける。ただし最下位ビット０のＥＸＯＲ回路３０のみ
は他入力端にＨレベルの供給を受ける。ＡＮＤ回路１４
７は第１の入力端にテスト信号ＴＥＳＴの、第３の入力
端にラッチ回路１７の出力の、第２の入力端に下位ビッ
ト６のオーバフロー検出信号ＯＤのそれぞれ供給を受け
る。ただし、最下位ビット０の３入力ＡＮＤ回路１４０
のみは第２の入力端にＨレベルの供給を受ける。ＡＮＤ
回路１５７は一入力端に入力信号ＴＥＳＴの、他入力端
にラッチ回路１７の出力の供給を受ける。ＯＲ回路１６
７の一入力端にＡＮＤ回路１４７の出力の、他入力端に
ＡＮＤ回路１５７の出力のそれぞれ供給を受け、オーバ
フロー信号ＯＶを出力する。

【００１４】クロックＣＬＫ１，ＣＬＫ２はそれぞれ位
相の異なるクロックであり、リセットＲＥＳはＨレベル
の時にラッチ回路１０〜１７，２０〜２７の初期化を行
い、テスト信号ＴＥＳＴは、通常カウント動作時はＬレ
ベルを、テスト動作時はＨレベルをそれぞれ入力する。

【００１５】次に、図５を参照して、従来の第２のテス
ト機能付きカウンタ装置の動作について説明すると、テ
スト信号ＴＥＳＴがＨレベルの時は下位ビットのラッチ
回路１０〜１６の出力信号のレベルは、ＡＮＤ回路１５
０〜１５６およびＯＲ回路１６０〜１６６を経由してそ
れぞれ隣接する上位ビットのＥＸＯＲ回路３１〜３７に
そのまま伝播される。また、最上位ビットのラッチ回路
１７の出力信号のレベルはＡＮＤ回路１５７およびＯＲ
回路１６７を経由してオーバフロー信号ＯＶとしてその
まま伝播される。したがって、表２に示すように、クロ
ックＣＬＫ１，ＣＬＫ２の各々はビット数ｎ×２クロッ
ク（この例の８ビットカウンタの場合は１６クロック）
でカウンタの全ビットのラッチ回路のレベル反転動作が
行われ、オーバフロー出力ＯＶに反映される。したがっ
てこの場合のテスト所要テストパターン数は各々のリセ
ットパターンを含めて３４となる。

【００１６】

【表２】

【００１７】上述のようにこの従来の第２のテスト機能
付きカウンタ装置では、テスト時には各ビットのオーバ
フローすなわちキャリーを分断してカウント動作をさせ
るので、ラッチ回路や加算回路のテストは可能である
が、キャリー動作を含むテストを別途通常動作モードで
行う必要がある。したがって、この通常動作モードによ
るテストがテスト時間の増大要因となる。

【００１８】

【発明が解決しようとする課題】上述した従来の第１の
テスト機能付きカウンタ装置は、テストモード毎に通常
モード時に加算器と記憶素子とを接続している信号線を
テストパターン発生回路に切替えロードサイクルを起動
する構成であるので、このロードサイクル時にはカウン
ト動作が不可能となるため、上記ロードサイクルがテス
ト時間の延長要因となるという欠点があった。

【００１９】また、ロード値毎のカウント動作結果が相
互に独立した値であるため、その都度外部に出力して検
証を行う必要があるので、テスト用にカウンタビット数
と同数の外部端子を確保するかあるいは１カウント終了
毎にカウンタを停止させてカウント値を外部に出力させ
る必要があり、前者の場合にはチップ面積増大要因とな
り、後者の場合はテスト時間短縮効果の低減要因となる
という欠点があった。

【００２０】また、従来の第２のテスト機能付きカウン
タ装置は、テスト時には各ビットのキャリーを分断して
カウント動作をさせるので、ラッチ回路や加算回路のテ
ストは可能であるが、キャリー動作を含むテストを別途
通常動作モードで行う必要があり、この通常動作モード
によるテストがテスト時間の増大要因となるという欠点
があった。

【００２１】

【課題を解決するための手段】本発明のテスト機能付き
カウンタ装置は、最上位ビットの第１のカウント素子と
下位ビットのＮ（正の整数）−１個の第２のカウンタ素
子の各々が、第１のクロックで制御され第１のラッチ信
号を出力する第１のラッチ回路と、前記第１のラッチ信
号とキャリー入力信号との排他的論理和信号を出力する
排他的論理和回路と、第２のクロックで制御され前記排
他的論理和信号の供給に応答して第２のラッチ信号を出
力する第２のラッチ回路と、前記第１のラッチ信号と前
記キャリー入力信号との論理積信号をキャリー出力信号
として出力する論理積回路とを備え、前記キャリー出力
信号を上位ビットのキャリー入力信号として供給するよ
う前記第１および第２のカウント素子を縦続接続して成
るＮビットのテスト機能付きカウンタ装置において、前
記第２のカウンタ素子が、自己の前記第２のラッチ信号
である第１のカウント信号と隣接上位ビットのカウンタ
素子の前記第２のラッチ信号である第２のカウント信号
との供給を受けテスト信号の供給に応答して所定の演算
信号を生成しこの演算信号を自己の前記第１のラッチ回
路に供給するテスト演算回路を備えて構成されている。

【００２２】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のテスト機能付きカウンタ装置は、共
通のビット素子０Ａ〜６Ａおよびビット素子７Ａから成
る８ビットのカウンタであり、ビット素子０Ａ〜７Ａの
各々は従来の第２のテスト機能付きカウンタ装置と共通
のラッチ回路１０〜１７と、ラッチ回路２０〜２７と、
半加算器を構成する２入力のＥＸＯＲ回路３０〜３７と
に加えて、下位ビットのカウンタオーバフロー（キャリ
ー）信号の供給を受けオーバフロー検出回路を構成しオ
ーバフロー出力信号ＯＶ０〜ＯＶを出力する２入力のＡ
ＮＤ回路４０〜４７とを備える。

【００２３】さらに、ビット素子０Ａ〜６Ａの各々は、
上記構成要素に加えて、２入力のＥＸＮＯＲ回路５０〜
５６とＰ型トランジスタから成るトランスファゲート６
０〜６６とＰ，Ｎ型トランジスタの並列接続から成るト
ランスファゲート７０〜７６とから構成される演算回路
８０〜８６を備える。

【００２４】ビット素子７Ａは、従来のビット素子７と
同様に、ラッチ回路１７がデータ入力端にラッチ回路２
７の出力の供給を受け、ＥＸＯＲ回路３７が一入力端に
ラッチ回路１７の出力を他入力端に下位ビット素子６Ａ
のオーバフロー出力ＯＶ６をそれぞれ供給を受ける。Ａ
ＮＤ回路４７の一入力端にはラッチ回路１７の出力の他
入力端はＥＸＯＲ３７の他入力端と共通接続され下位の
オーバフロー出力ＯＶ６のそれぞれの供給を受ける。

【００２５】ビット素子０Ａ〜６Ａの接続の詳細につい
て、以下説明の便宜上代表としてビット素子６Ａについ
て説明すると、ラッチ回路１６はデータ入力端にＥＸＮ
ＯＲ回路５６の出力の供給を受ける。ラッチ回路２６は
データ入力端にＥＸＯＲ回路３６の出力の供給を受け
る。ＥＸＯＲ回路３６は一入力端にラッチ回路１６の出
力の他入力端に下位ビット素子５Ａのオーバフロー出力
ＯＶ５のそれぞれ供給を受ける。ＡＮＤ回路４６の一入
力端にはラッチ回路１６の出力の他入力端はＥＸＯＲ３
６の他入力端と共通接続され下位のオーバフロー出力Ｏ
Ｖ５のそれぞれの供給を受ける。ただし、最下位のビッ
ト素子０Ａのみは共通接続したＥＸＯＲ回路３０，ＡＮ
Ｄ回路４０の各々の他入力端にＨレベルの供給を受け
る。

【００２６】演算回路８６の接続の詳細について説明す
ると、ＥＸＮＯＲ回路５６は一入力端にトランスファゲ
ート６６のドレイン（出力端）が他入力端にラッチ回路
２６の出力がそれぞれ接続される。トランスファゲート
６６はゲートにテスト信号ＴＥＳＴのソースに電源ＶＤ
Ｄのそれぞれの供給を受ける。トランスファゲート７６
はＮ型トランジスタのゲートにテスト信号ＴＥＳＴのＰ
型トランジスタのゲートに反転テスト信号ＢＴＥＳＴの
それぞれの供給を受け、一データ端にラッチ回路２７の
出力が他データ端にトランスファゲート６６のドレイン
がそれぞれ接続されている。

【００２７】クロックＣＬＫ１，ＣＬＫ２はそれぞれ位
相の異なるクロックであり、リセットＲＥＳはＨレベル
の時にラッチ回路１０〜１７，２０〜２７の初期化を行
い、テスト信号ＴＥＳＴは、通常カウント動作時はＬレ
ベルを、テスト動作時はＨレベルをそれぞれ入力する。

【００２８】次に、図１を参照して本実施の形態の動作
について説明すると、まず、テスト信号ＴＥＳＴがＬレ
ベルの時は、演算回路８０〜８６のＥＸＮＯＲ回路５０
〜５６の一入力端にトランスファゲート６０〜６６を経
由してＨレベルが供給されるため、これらＥＸＮＯＲ回
路５０〜５６は自ビット素子内の各々のラッチ回路２０
〜２６の出力と同一電位レベルをラッチ回路１０〜１６
にそれぞれ伝播することにより従来のカウンタと同一動
作となり、表３に示すように、通常のカウント動作が行
われる。

【００２９】

【表３】

【００３０】次に、テスト信号ＴＥＳＴがＨレベルのと
きは、ＥＸＮＯＲ回路５０〜５６の一入力端にトランス
ファゲート７０〜７６を経由して各々の上位ビット素子
のラッチ回路２１〜２７の出力レベルが伝播されること
により、これらＥＸＮＯＲ回路５６〜５０は各々の上位
ビット素子のラッチ回路２１〜２７の出力と自ビット素
子のラッチ回路２０〜２６とのＥＸＮＯＲ演算出力をラ
ッチ回路１０〜１６にそれぞれ伝播する。したがって、
表４に示すように、ラッチ回路１０〜１７，２０〜２７
の各々の出力レベルのＬレベル→Ｈレベル→Ｌレベルの
反転動作と、オーバフロー検出回路であるＡＮＤ回路４
０〜４７の各々の出力レベルのＬレベル→Ｈレベル→Ｌ
レベルの反転動作と、全ビット素子のＡＮＤ回路４０〜
４７のキャリー伝播動作が９クロックの一連の動作で行
われ、これらの結果がオーバフロー出力ＯＶに反映され
る。オーバフロー出力ＯＶを集積回路の外部端子に出力
させることにより、カウンタテスト結果を集積回路の外
部端子で点検することができる。

【００３１】

【表４】

【００３２】すなわち、本実施の形態では、ビット素子
ｉ−１（ｉは０〜７）Ａのラッチ回路２（ｉ−１）に保
持されたデータは従来と同様にラッチ回路１（ｉ−１）
に転送されるが、 その間に演算回路８（ｉ−１）は上位
ビット素子ｎのラッチ回路２ｉの保持データとの間で演
算を行う。この演算により、ラッチ回路２ｉの保持デー
タからビット素子（ｉ−１）の下位ビット素子ｉＡのラ
ッチ回路１ｉに保持されているデータのオーバフローま
たはアンダフローを発生させるようなテストデータの生
成を行う。したがって、ラッチ回路１ｉにはラッチ回路
２ｉから生成されたテストデータが書込まれる。これに
より、従来のように外部のテストデータ生成回路から機
能テスト用のテストデータをカウンタに書込む処理は不
要となる。

【００３３】ビット素子ｉ−１Ａの半加算回路すなわち
ＥＸＯＲ５（ｉ−１）の一入力端にはラッチ１（ｉ−
１）の保持データが他入力端には下位ビット素子ｉ−２
Ａのラッチ回路１のオーバフロー／アンダフロー出力が
それぞれ入力される。したがって、ＥＸＯＲ５（ｉ−
１）は、下位ビット素子ｉ−２Ａ以下のラッチ回路１の
オーバフロー／アンダフローとラッチ回路１との半加算
演算結果を出力し、ラッチ回路２（ｉ−１）にはこの半
加算演算結果が書込まれる。この動作はカウンタの通常
動作に等しく、したがって通常のカウント動作を行いラ
ッチ回路２に保持されたカウント結果は、次のカウント
のテストデータ値として用いる。

【００３４】したがって、ｎビット構成のカウンタで
は、各ビット素子ｉＡのラッチ回路１ｉ，２ｉを初期化
した状態からカウント動作を開始すると、ｎ＋１クロッ
クで最上位のビット素子ｎＡのオーバフロー／アンダフ
ローが発生するので、このオーバフロー／アンダフロー
を外部回路でテストすることにより、カウンタ機能が正
常であるか否かを外部から検出できる。

【００３５】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図２を参照すると、この実施の形態の
前述の第１の実施の形態との相違点は、ビット素子０Ｂ
〜６Ｂはそれぞれ演算回路８０〜８６の代りにそれぞれ
ＡＮＤＯＲ複合ゲートから成る演算回路９０〜９６を備
えることである。

【００３６】代表としてビット素子６Ｂの演算回路９６
の接続の詳細について説明すると、この演算回路９６は
２入力のＡＮＤ回路とこのＡＮＤ回路の出力端が一方の
入力端に接続した２入力のＯＲとの複合回路であるＡＮ
ＤＯＲ複合ゲートであり、このＯＲ回路の出力端すなわ
ち演算回路９６の出力端がラッチ１６の入力端に上記Ｏ
Ｒ回路の他入力端がラッチ回路２６の出力端にそれぞれ
接続され、上記ＡＮＤ回路の一入力端が上位ビット素子
７Ａのラッチ回路２７の出力の反転信号に他入力端がテ
スト信号ＴＥＳＴにそれぞれ接続されている。

【００３７】本実施の形態の形態の動作について説明す
ると、まず、テスト信号ＴＥＳＴがＬレベルのときは、
各ビット素子０〜６の演算回路９０〜９６はラッチ回路
２０〜２６の出力をそれぞれラッチ回路１０〜１６に伝
播するため第１の実施の形態と同様通常のカウンタ動作
を行う。次に、テスト信号ＴＥＳＴがＨレベルのとき
は、演算回路９０〜９６はそれぞれ自ビット素子０〜６
のラッチ回路２０〜２６の出力と上位ビット素子のラッ
チ回路２１〜２７の出力の反転値との論理積演算値をラ
ッチ回路１０〜１６に伝播する。したがって、第１の実
施の形態と同一のテスト動作が得られる。

【００３８】

【発明の効果】以上説明したように、本発明のテスト機
能付きカウンタ装置は、カウンタ素子が、自己の第２の
ラッチ信号と隣接上位ビットの第２のラッチ信号との供
給を受けテスト信号の供給に応答して生成した演算信号
を第１のラッチ回路に供給するテスト演算回路を備える
ことにより、テストモード動作時にテストデータの生
成，書込みがカウンタ内部の記憶素子と演算回路の間で
通常動作時と変わらないクロック数で行われることによ
り外部のテストパターン発生回路からカウンタ機能のテ
スト用のテストデータを上記記憶素子に書込むロードサ
イクルが不要となり、テスト時間が短縮されるという効
果がある。

【００３９】また、カウンタに書込まれたテストデータ
によるカウント動作結果が次のカウント動作用のテスト
データ値に反映されるので、最上位ビット記憶素子の保
持値のオーバフロー／アンダフロー出力をテストするこ
とにより外部からのカウント動作の検証が可能なため、
カウンタ機能の正常動作の検証のため１カウント終了毎
の集積回路外部へのカウンタ記憶素子のデータの読出し
や、カウンタの全ビットの集積回路外部への出力の必要
がなくなるので、そのためのサイクルおよびテスト回路
は一切不要となるという効果がある。

【００４０】さらに、通常のカウント動作でスピードの
ネックとなるオーバフロー／アンダフロー検出回路をテ
ストモードでもそのまま使用しているので、テストモー
ドで作成されたテストパタンをそのままカウンタの動作
スピードのテストに使用できるという効果がある。

【図面の簡単な説明】

【図１】本発明のテスト機能付きカウンタ装置の第１の
実施の形態を示すブロック図である。

【図２】本発明のテスト機能付きカウンタ装置の第１の
実施の形態を示すブロック図である。

【図３】従来の第１のテスト機能付きカウンタ装置の一
例を示すブロック図である。

【図４】従来の第１のテスト機能付きカウンタ装置の動
作を示すタイムチャートである。

【図５】従来の第２のテスト機能付きカウンタ装置の一
例を示すブロック図である。

【符号の説明】

０〜７ ビット素子 １０〜１７，２０〜２７ ラッチ回路 ３０〜３７ ＥＸＯＲ回路 ４０〜４７，１４０〜１４７，１５０〜１５７ ＡＮ
Ｄ回路 ５０〜５６ ＥＸＮＯＲ回路 ６０〜６６，７０〜７６ トランスファゲート ８０〜８６，９０〜９６ 演算回路 １００ カウンタ １０１ 記憶素子 １０２ 加算器 １０３ パターン発生回路 １０４ セレクタ １６０〜１６７ ＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/28 H03K 21/40

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 最上位ビットの第１のカウント素子と下
   位ビットのＮ（正の整数）−１個の第２のカウンタ素子
   の各々が、第１のクロックで制御され第１のラッチ信号
   を出力する第１のラッチ回路と、前記第１のラッチ信号
   とキャリー入力信号との排他的論理和信号を出力する排
   他的論理和回路と、第２のクロックで制御され前記排他
   的論理和信号の供給に応答して第２のラッチ信号を出力
   する第２のラッチ回路と、前記第１のラッチ信号と前記
   キャリー入力信号との論理積信号をキャリー出力信号と
   して出力する論理積回路とを備え、前記キャリー出力信
   号を上位ビットのキャリー入力信号として供給するよう
   前記第１および第２のカウント素子を縦続接続して成る
   Ｎビットのテスト機能付きカウンタ装置において、 前記第２のカウンタ素子が、自己の前記第２のラッチ信
   号である第１のカウント信号と隣接上位ビットのカウン
   タ素子の前記第２のラッチ信号である第２のカウント信
   号との供給を受けテスト信号の供給に応答して所定の演
   算信号を生成しこの演算信号を自己の前記第１のラッチ
   回路に供給するテスト演算回路を備えることを特徴とす
   るテスト機能付きカウンタ装置。
2. 【請求項２】 前記テスト演算回路が、入力端に前記第
   ２のカウント信号の供給を受け前記テスト信号の供給に
   応答して導通状態となり前記第２のカウント信号対応の
   スイッチ信号を出力する第１のスイッチ素子と、 出力端が前記第１のスイッチ素子の出力端と共通接続さ
   れ入力端に電源電位の供給を受け前記テスト信号の供給
   に応答して非導通状態となる第２のスイッチ素子と、 前記スイッチ信号と前記第１のカウント信号との排他的
   否定論理和演算を行い前記演算信号を出力する排他的否
   定論理和回路とを備えることを特徴とする請求項１記載
   のテスト機能付きカウンタ装置。
3. 【請求項３】 前記テスト演算回路が、一入力端に前記
   第２のカウント信号の反転信号の供給を受け他入力端に
   前記テスト信号の供給を受けてテストカウント信号を出
   力するＡＮＤ回路と、 一入力端に前記第１のカウント信号の供給を受け他入力
   端に前記テストカウント信号の供給を受けて前記演算信
   号を出力するＯＲ回路とを備えることを特徴とする請求
   項１記載のテスト機能付きカウンタ装置。
4. 【請求項４】 前記第１のスイッチ素子が、各々のドレ
   インおよびソースを並列接続し各々のゲートに第１，第
   ２の極性の前記テスト信号の供給を受ける第１および第
   ２の導電型の第１および第２のＭＯＳトランジスタを備
   えることを特徴とする請求項２記載のテスト機能付きカ
   ウンタ装置。