JP2874247B2 - アクティブマトリクス型表示パネルとその製造方法 - Google Patents
アクティブマトリクス型表示パネルとその製造方法Info
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- JP2874247B2 JP2874247B2 JP3684190A JP3684190A JP2874247B2 JP 2874247 B2 JP2874247 B2 JP 2874247B2 JP 3684190 A JP3684190 A JP 3684190A JP 3684190 A JP3684190 A JP 3684190A JP 2874247 B2 JP2874247 B2 JP 2874247B2
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Description
【発明の詳細な説明】 〔概 要〕 アクティブマトリクス駆動方式の液晶表示パネル等に
用いられるアクティブマトリクス型表示パネルとその製
造方法に関し、 絶縁基板上に形成されたAl−Si合金膜が、その後工程
において高温度やプラズマに曝されても、ダメージを受
けるのを防止することを目的とし、 絶縁性基板上にアルミニウム・シリコン合金膜を形成
し、その上に絶縁膜を介して金属膜を重ね合わせた構成
を具備する表示パネルにおいて、前記アルミニウム・シ
リコン合金膜中のアルミニウムの組成比を８〜12重量％
とした構成とする。
用いられるアクティブマトリクス型表示パネルとその製
造方法に関し、 絶縁基板上に形成されたAl−Si合金膜が、その後工程
において高温度やプラズマに曝されても、ダメージを受
けるのを防止することを目的とし、 絶縁性基板上にアルミニウム・シリコン合金膜を形成
し、その上に絶縁膜を介して金属膜を重ね合わせた構成
を具備する表示パネルにおいて、前記アルミニウム・シ
リコン合金膜中のアルミニウムの組成比を８〜12重量％
とした構成とする。
本発明は、アクティブマトリクス駆動方式の液晶表示
パネル等の、アクティブマトリクス型表示パネルとその
製造方法に関する。
パネル等の、アクティブマトリクス型表示パネルとその
製造方法に関する。
液晶表示パネル等の、アクティブマトリクス型表示パ
ネルの駆動に用いられる薄膜トランジスタマトリクス構
造においては、互いに絶縁層を介して交差するゲートバ
スラインとドレインバスライン間、或いはゲートバスラ
インとソースバスライン間の短絡による表示画面上の欠
陥発生のないものが要求されている。このため、バスラ
インの交差部での短絡欠陥の発生を防止することが、強
く要望されている。
ネルの駆動に用いられる薄膜トランジスタマトリクス構
造においては、互いに絶縁層を介して交差するゲートバ
スラインとドレインバスライン間、或いはゲートバスラ
インとソースバスライン間の短絡による表示画面上の欠
陥発生のないものが要求されている。このため、バスラ
インの交差部での短絡欠陥の発生を防止することが、強
く要望されている。
アクティブマトリクス駆動方式の液晶表示パネルは、
ドット表示を行う個々の画素に対応してマトリクス状に
薄膜トランジスタ（TFT）を配設することにより、各画
素にメモリ機能を持たせて、コントラスト良く多ライン
の表示を可能としている。
ドット表示を行う個々の画素に対応してマトリクス状に
薄膜トランジスタ（TFT）を配設することにより、各画
素にメモリ機能を持たせて、コントラスト良く多ライン
の表示を可能としている。
このような液晶表示パネルは、例えば多数のゲートバ
スラインとドレインバスラインを、それぞれＸおよびＹ
方向に向けて配設し、これら各バスラインに駆動電圧を
順次印加して、各バスライン交差部対応に配設した薄膜
トランジスタを選択駆動することにより、所望の画素を
ドット表示するように構成している。
スラインとドレインバスラインを、それぞれＸおよびＹ
方向に向けて配設し、これら各バスラインに駆動電圧を
順次印加して、各バスライン交差部対応に配設した薄膜
トランジスタを選択駆動することにより、所望の画素を
ドット表示するように構成している。
かかる従来の薄膜トランジスタマトリクスの構造は、
第５図（ａ）の平面図および（ｂ）の断面図〔（ａ）の
Ａ−Ａ矢視部断面図〕に示すように、ガラス基板のよう
な絶縁性基板１上に、例えばチタン（Ti）膜21とアルミ
ニウム（Al）膜22とを積層したゲートバスラインGBとド
レインバスラインDBとが、ゲート絶縁膜としてのSiN膜
3,動作半導体層としてのアモルファスシリコン膜（ａ−
Si膜）4,保護膜としてのSiO2膜５などを積層した層間絶
縁層６を介して、例えばＸ・Ｙ方向に交差した形に配設
され、両バスラインGB,DBの各交差部対応に、TFT8がマ
トリクス状に配設されている。
第５図（ａ）の平面図および（ｂ）の断面図〔（ａ）の
Ａ−Ａ矢視部断面図〕に示すように、ガラス基板のよう
な絶縁性基板１上に、例えばチタン（Ti）膜21とアルミ
ニウム（Al）膜22とを積層したゲートバスラインGBとド
レインバスラインDBとが、ゲート絶縁膜としてのSiN膜
3,動作半導体層としてのアモルファスシリコン膜（ａ−
Si膜）4,保護膜としてのSiO2膜５などを積層した層間絶
縁層６を介して、例えばＸ・Ｙ方向に交差した形に配設
され、両バスラインGB,DBの各交差部対応に、TFT8がマ
トリクス状に配設されている。
このTFT8のソース電極Ｓは表示電極Ｅに、ゲート電極
ＧはゲートバスラインGBに、ドレイン電極Ｄはドレイン
バスラインDBに接続されている。また、上記ドレインバ
スラインDBは、図には、クロム（Cr）膜71とAl膜72との
積層構成とした例を示した。
ＧはゲートバスラインGBに、ドレイン電極Ｄはドレイン
バスラインDBに接続されている。また、上記ドレインバ
スラインDBは、図には、クロム（Cr）膜71とAl膜72との
積層構成とした例を示した。
ところで上記した従来の薄膜トランジスタマトリクス
においては、多数のゲートバスラインGBとドレインバス
ラインDBとの交差部で、バスライン間の短絡が生じた場
合には周知のように、表示画面上ではライン欠陥とな
り、これは表示パネルとして致命的な障害である。
においては、多数のゲートバスラインGBとドレインバス
ラインDBとの交差部で、バスライン間の短絡が生じた場
合には周知のように、表示画面上ではライン欠陥とな
り、これは表示パネルとして致命的な障害である。
これら交差部における短絡障害は、主としてバスライ
ンや層間絶縁層等を形成する際の下地不良や、層間絶縁
層のピンホール等に起因する。
ンや層間絶縁層等を形成する際の下地不良や、層間絶縁
層のピンホール等に起因する。
このような短絡障害は、基板上に下側バスライン（第
５図の例ではゲートバスラインGB）を形成した後、層間
絶縁膜６を形成する直前に行う酸素プラズマアッシング
等の前処理、或いは、層間絶縁膜６を形成する時のプラ
ズマプロセス等において、ゲートバスラインGBを構成す
る金属が、偏析あるは結晶化することによる層間絶縁膜
の劣化が原因で原因である。この現象は基板側のバスラ
インに低融点金属であるAlを用いた時に、特に著しく発
生する。
５図の例ではゲートバスラインGB）を形成した後、層間
絶縁膜６を形成する直前に行う酸素プラズマアッシング
等の前処理、或いは、層間絶縁膜６を形成する時のプラ
ズマプロセス等において、ゲートバスラインGBを構成す
る金属が、偏析あるは結晶化することによる層間絶縁膜
の劣化が原因で原因である。この現象は基板側のバスラ
インに低融点金属であるAlを用いた時に、特に著しく発
生する。
このような問題はあっても、Alは抵抗率が低く、バス
ラインの配線を細くしても低抵抗化が可能なため、基板
サイズの大型化によるバスライン長が増大し、高輝度化
に必要なピクセルサイズの増加に伴うバスライン幅が減
少しても、バスラインの抵抗を低く保つことができるの
で、きわめて有用な金属元素である。
ラインの配線を細くしても低抵抗化が可能なため、基板
サイズの大型化によるバスライン長が増大し、高輝度化
に必要なピクセルサイズの増加に伴うバスライン幅が減
少しても、バスラインの抵抗を低く保つことができるの
で、きわめて有用な金属元素である。
そのため従来から、LSI等のバスライン配線において
も、Alとシリコン（Si）の金属を用いるのは一般的に行
われている。その場合、使用するAl−Si合金中のシリコ
ンの含有量は、約３重量％程度以下と低濃度である。
も、Alとシリコン（Si）の金属を用いるのは一般的に行
われている。その場合、使用するAl−Si合金中のシリコ
ンの含有量は、約３重量％程度以下と低濃度である。
TFTマトリクスの製造工程においてバスライン上に層
間絶縁膜を形成する工程が必要となり、この層間絶縁膜
を形成する際には、プラズマ化学気相成長（Ｐ−CVD）
法が用いられ、Al−Si合金膜は、その前工程でのプラズ
マ処理，層間絶縁膜形成時のプラズマや雰囲気温度によ
り、Alの偏析または結晶化を引き起してバスライン間短
絡を生じる。
間絶縁膜を形成する工程が必要となり、この層間絶縁膜
を形成する際には、プラズマ化学気相成長（Ｐ−CVD）
法が用いられ、Al−Si合金膜は、その前工程でのプラズ
マ処理，層間絶縁膜形成時のプラズマや雰囲気温度によ
り、Alの偏析または結晶化を引き起してバスライン間短
絡を生じる。
そこで本発明者らは、Al−Si合金に対する上記プロセ
スダメージの防止方法について、種々検討した結果、Si
濃度とプロセスダメージとの間に密接な関係を有するこ
とを見出した。
スダメージの防止方法について、種々検討した結果、Si
濃度とプロセスダメージとの間に密接な関係を有するこ
とを見出した。
本発明はこの検討結果から得られた知見に基づいてな
されたものであって、絶縁基板上に形成されたAl−Si合
金膜が、その後工程においてプラズマや高温度に曝され
ても、ダメージを受けるのを防止することを目的とす
る。
されたものであって、絶縁基板上に形成されたAl−Si合
金膜が、その後工程においてプラズマや高温度に曝され
ても、ダメージを受けるのを防止することを目的とす
る。
本発明は第１図に示す如く、絶縁性基板１上に形成さ
れた配線導体となるAl−Si合金膜24の上に、絶縁膜６を
介して別の配線導体となる金属膜７を重ね合わせた構成
を具備するアクティブマトリクス型表示パネルにおい
て、上記Al−Si合金膜24中のAlの組成比を、８〜12重量
％とした。
れた配線導体となるAl−Si合金膜24の上に、絶縁膜６を
介して別の配線導体となる金属膜７を重ね合わせた構成
を具備するアクティブマトリクス型表示パネルにおい
て、上記Al−Si合金膜24中のAlの組成比を、８〜12重量
％とした。
上記第１図は、Al−Si合金膜24と金属膜７が絶縁膜６
を介して重なり合う構成の一例として、アクティブマト
リクス型表示装置のバスライン交差部を示す要部断面図
で、Ti膜23とAl−Si合金膜24とからなる下側の金属膜２
が下層バスライン（例えばゲートバスライン）を構成
し、Ti膜71とAl膜72とからなる上側の金属膜７が上層バ
スライン（例えばドレインバスライン）を構成し、ゲー
ト絶縁膜3,動作半導体層４および保護膜５が層間を絶縁
する絶縁膜６を構成する例である。
を介して重なり合う構成の一例として、アクティブマト
リクス型表示装置のバスライン交差部を示す要部断面図
で、Ti膜23とAl−Si合金膜24とからなる下側の金属膜２
が下層バスライン（例えばゲートバスライン）を構成
し、Ti膜71とAl膜72とからなる上側の金属膜７が上層バ
スライン（例えばドレインバスライン）を構成し、ゲー
ト絶縁膜3,動作半導体層４および保護膜５が層間を絶縁
する絶縁膜６を構成する例である。
本発明の薄膜トランジスタマトリクスでは、Al−Si合
金膜24のSi含有量を８〜12％としたことにより、その後
工程でプラズマ化学気相成長（Ｐ−CVD）法によりゲー
ト絶縁膜等を形成する際に、Al−Si合金膜24がプラズマ
に曝されても、Al−Si合金膜24が変質することが防止さ
れ、上下の金属膜間短絡が生じ難くなる。
金膜24のSi含有量を８〜12％としたことにより、その後
工程でプラズマ化学気相成長（Ｐ−CVD）法によりゲー
ト絶縁膜等を形成する際に、Al−Si合金膜24がプラズマ
に曝されても、Al−Si合金膜24が変質することが防止さ
れ、上下の金属膜間短絡が生じ難くなる。
第２図に、下側の金属膜２をゲートバスライン、上側
の金属膜７をドレインバスラインとし、ゲートバスライ
ンの総数を240本とした場合の、ゲートバスラインを構
成するAl−Si合金膜24中のSiの組成比〔重量％〕とＰ−
CVD工程における成膜温度〔℃〕に対するゲートバスラ
インの不良本数を示す。
の金属膜７をドレインバスラインとし、ゲートバスライ
ンの総数を240本とした場合の、ゲートバスラインを構
成するAl−Si合金膜24中のSiの組成比〔重量％〕とＰ−
CVD工程における成膜温度〔℃〕に対するゲートバスラ
インの不良本数を示す。
同図に見られる如く、Al−Si合金膜中のSiの組成比が
10重量％近辺で不良数は最も低くなり、Siの組成比がこ
れより低くても高くても不良は増大する。
10重量％近辺で不良数は最も低くなり、Siの組成比がこ
れより低くても高くても不良は増大する。
その理由は、Siの組成比が小さい場合は、Alが結晶化
してホイスカーが成長し、これがその上に形成した絶縁
膜を突き抜くという現象が生じるためである。逆にSiの
組成比が大きい場合には、Siが結晶化して析出するた
め、その部分での絶縁耐圧が低下する。
してホイスカーが成長し、これがその上に形成した絶縁
膜を突き抜くという現象が生じるためである。逆にSiの
組成比が大きい場合には、Siが結晶化して析出するた
め、その部分での絶縁耐圧が低下する。
本発明者らは種々検討の結果、AlとSiのいずれも析出
することのない領域が存在し、その範囲がSiの組成比８
〜12重量％であることを見出した。なお、不良の発生率
は図示したように、成膜温度は低い方がより小さく、特
に室温で成膜した場合には、不良の発生はほとんど見ら
れなかった。
することのない領域が存在し、その範囲がSiの組成比８
〜12重量％であることを見出した。なお、不良の発生率
は図示したように、成膜温度は低い方がより小さく、特
に室温で成膜した場合には、不良の発生はほとんど見ら
れなかった。
以下本発明の一実施例を、その製造方法とともに第３
図を参照して説明する。
図を参照して説明する。
本実施例では、スパッタリング法によりアルミニウム
・シリコン合金ゲートバスを形成した例である。同図の
（ｂ）−１〜（ｂ）−８および（ｃ）−１〜（ｃ）−８
は、（ａ）−１〜（ａ）−８のＢ−Ｂ矢視部断面および
Ｃ−Ｃ矢視部断面を示す要部断面図である。
・シリコン合金ゲートバスを形成した例である。同図の
（ｂ）−１〜（ｂ）−８および（ｃ）−１〜（ｃ）−８
は、（ａ）−１〜（ａ）−８のＢ−Ｂ矢視部断面および
Ｃ−Ｃ矢視部断面を示す要部断面図である。
〔第３図（ａ）−1,（ｂ）−1,（ｃ）−１参照〕 第４図に示すようなドラム回転方式で３個のターゲッ
ト51,52,53を有し、基板温度を200℃まで昇温可能なス
パッタ装置を使用する。３個のターゲット51,52,53の材
質は、それぞれAl,TiおよびSiとする。
ト51,52,53を有し、基板温度を200℃まで昇温可能なス
パッタ装置を使用する。３個のターゲット51,52,53の材
質は、それぞれAl,TiおよびSiとする。
先ず、上記スパッタ装置内にセットしたガラス基板１
をランプヒータ56により約200℃に加熱し、回転ドラム5
5を６回転／分で回転させ、圧力約0.001TorrのArガス雰
囲気中において、DCスパッタリング法により、まずTiを
スパッタリングし、厚さ約40nmのTi膜23を形成する。な
お、図の54はシャッタである。
をランプヒータ56により約200℃に加熱し、回転ドラム5
5を６回転／分で回転させ、圧力約0.001TorrのArガス雰
囲気中において、DCスパッタリング法により、まずTiを
スパッタリングし、厚さ約40nmのTi膜23を形成する。な
お、図の54はシャッタである。
次に、ガラス基板１を室温まで冷却し、回転ドラムを
６回転／分で回転させ、圧力約0.001TorrのArガス雰囲
気中において、DCスパッタリング法によりAlを、RFスパ
ッタリング法によりSiをスパッタリングする。この工程
ではAlとSiの重量比が９対１になるように電力を制御し
ながら、両者を同時にスパッタし、Al−Si合金膜24を、
約80nmの厚さに形成する。
６回転／分で回転させ、圧力約0.001TorrのArガス雰囲
気中において、DCスパッタリング法によりAlを、RFスパ
ッタリング法によりSiをスパッタリングする。この工程
ではAlとSiの重量比が９対１になるように電力を制御し
ながら、両者を同時にスパッタし、Al−Si合金膜24を、
約80nmの厚さに形成する。
次いで、形成しようとするゲート電極Ｇおよびゲート
バスラインGBのパターンを有するレジスト膜（図示せ
ず）を形成し、燐酸系エッチャントでAl−Si合金膜24の
露出部をエッチング除去する。
バスラインGBのパターンを有するレジスト膜（図示せ
ず）を形成し、燐酸系エッチャントでAl−Si合金膜24の
露出部をエッチング除去する。
次に上記レジスト膜をマスクとして、CCl4（95％）と
O2（５％）との混合ガス雰囲気中において、リアクティ
ブ・イオン・エッチングを行い、Ti膜23のエッチングを
行う。
O2（５％）との混合ガス雰囲気中において、リアクティ
ブ・イオン・エッチングを行い、Ti膜23のエッチングを
行う。
更に上記レジスト膜をマスクとして、上述の燐酸系エ
ッチャントにより、Al−Si合金膜24のサイドエッチング
を行なう。この工程では、ゲート電極Ｇ上のAl−Si合金
膜24が除去される程度にエッチング時間を制御する。
ッチャントにより、Al−Si合金膜24のサイドエッチング
を行なう。この工程では、ゲート電極Ｇ上のAl−Si合金
膜24が除去される程度にエッチング時間を制御する。
このようにして、Ti膜23のみからなるゲート電極Ｇ
と、Ti膜23とAl−Si合金膜24との積層膜からなるゲート
バスラインGBが得られる。ただし、ゲートバスラインGB
上のAl−Si合金膜24は、上記サイドエッチングにより幅
を減じ、その下層のTi膜23より細くなる。
と、Ti膜23とAl−Si合金膜24との積層膜からなるゲート
バスラインGBが得られる。ただし、ゲートバスラインGB
上のAl−Si合金膜24は、上記サイドエッチングにより幅
を減じ、その下層のTi膜23より細くなる。
このあと、上記マスクとして用いたレジスト膜を除去
する。
する。
〔第３図（ａ）−1,（ｂ）−2,（ｃ）−２参照〕 次いで上記基板を酸素（O2）及び窒素（N2）雰囲気中
で基板を300℃まで加熱し、プラズマをたてることによ
って、ゲート電極Ｇの表面層を酸化し、ゲート電極Ｇの
母材の酸化膜であるTiO2膜25を、約20nmの厚さに形成す
る。このとき、ゲートバスラインGBの上層膜であるAl−
Si合金膜24は、強いプラズマに曝される。
で基板を300℃まで加熱し、プラズマをたてることによ
って、ゲート電極Ｇの表面層を酸化し、ゲート電極Ｇの
母材の酸化膜であるTiO2膜25を、約20nmの厚さに形成す
る。このとき、ゲートバスラインGBの上層膜であるAl−
Si合金膜24は、強いプラズマに曝される。
従来はこの工程においてAlまたはAl−Si合金膜24が変
質し、前述したような障害を発生する原因となっていた
が、本実施例ではAl−Si合金膜24を上述の組成としたこ
とにより、AlもSiも偏析することがなく、Al−Si合金の
変質は起こらない。
質し、前述したような障害を発生する原因となっていた
が、本実施例ではAl−Si合金膜24を上述の組成としたこ
とにより、AlもSiも偏析することがなく、Al−Si合金の
変質は起こらない。
〔第３図（ａ）−3,（ｂ）−3,（ｃ）−３参照〕 次いで、Ｐ−CVD法によりゲート絶縁膜としてSiN膜
（厚さ約300nm）3,動作半導体層としてａ−Si膜（厚さ
約25nm）4,保護膜としてSiO2膜（厚さ140nm）５を連続
成膜する。
（厚さ約300nm）3,動作半導体層としてａ−Si膜（厚さ
約25nm）4,保護膜としてSiO2膜（厚さ140nm）５を連続
成膜する。
上記SiN膜３はSiH4とNH3の混合ガス雰囲気、ａ−Si膜
４はSiH4のガス雰囲気、SiO2膜５はSiH4とN2Oの混合ガ
ス雰囲気で成膜する。
４はSiH4のガス雰囲気、SiO2膜５はSiH4とN2Oの混合ガ
ス雰囲気で成膜する。
〔第３図（ａ）−4,（ｂ）−4,（ｃ）−４参照〕 次いで上記SiO2膜５の上に、ゲートバスラインGB上で
は幅が両側共約５μｍずつ広く、ゲート電極Ｇ上では幅
が両側共約１μｍずつ狭く、且つ、ゲートバスラインと
ゲート電極間に約５μｍのギャップを有するレジスト膜
９を形成し、これをマスクとして弗化アンモニウム系エ
ッチング液で、SiO2膜５の露出部を選択的にエッチング
除去する。
は幅が両側共約５μｍずつ広く、ゲート電極Ｇ上では幅
が両側共約１μｍずつ狭く、且つ、ゲートバスラインと
ゲート電極間に約５μｍのギャップを有するレジスト膜
９を形成し、これをマスクとして弗化アンモニウム系エ
ッチング液で、SiO2膜５の露出部を選択的にエッチング
除去する。
〔第３図（ａ）−5,（ｂ）−5,（ｃ）−５参照〕 更にこのレジスト膜９を残したまま、PH3をドープし
たSiH4の雰囲気中において、Ｐ−CVD法によりn+a−Si膜
（厚さ約50nm）10を形成し、引き続きTi膜（厚さ約100n
m）71を真空蒸着法にて形成する。
たSiH4の雰囲気中において、Ｐ−CVD法によりn+a−Si膜
（厚さ約50nm）10を形成し、引き続きTi膜（厚さ約100n
m）71を真空蒸着法にて形成する。
〔第３図（ａ）−6,（ｂ）−6,（ｃ）−６参照〕 アセトンでレジスト膜９を溶解して、ゲート電極Ｇ上
部のn+a−Si膜10とTi膜71をリフトオフする。
部のn+a−Si膜10とTi膜71をリフトオフする。
〔第３図（ａ）−7,（ｂ）−7,（ｃ）−７参照〕 ソース電極とドレイン電極形成用のレジスト膜（図示
せず）を形成し、これをマスクとしてCCl4（95％）＋02
（５％）混合ガス雰囲気中においてリアクティブ・イオ
ン・エッチングを行ない、Ti膜71,n+a−Si膜10およびａ
−Si膜４の露出部を除去することにより、素子分離を行
ない、ソース電極S,ドレイン電極Ｄを形成する。
せず）を形成し、これをマスクとしてCCl4（95％）＋02
（５％）混合ガス雰囲気中においてリアクティブ・イオ
ン・エッチングを行ない、Ti膜71,n+a−Si膜10およびａ
−Si膜４の露出部を除去することにより、素子分離を行
ない、ソース電極S,ドレイン電極Ｄを形成する。
なお、本工程を施した後もSiN膜３は全面に残留す
る。
る。
〔第３図（ａ）−8,（ｂ）−8,（ｃ）−８参照〕 次いで、Al膜（厚さ約500nm）72からなるドレインバ
スラインDBと、ITO膜（厚さ約200nm）からなる表示電極
Ｅを形成する。
スラインDBと、ITO膜（厚さ約200nm）からなる表示電極
Ｅを形成する。
以上のようにして得られた本実施例のアクティブマト
リクス型表示パネルは、絶縁性基板１上に形成したゲー
トバスラインGBは、その後工程でプラズマや熱処理に曝
されてもダメージを受けることがないので、上下のバス
ライン間の短絡や耐圧劣化の発生を防止でき、パネルの
信頼性および製造歩留りが向上する。
リクス型表示パネルは、絶縁性基板１上に形成したゲー
トバスラインGBは、その後工程でプラズマや熱処理に曝
されてもダメージを受けることがないので、上下のバス
ライン間の短絡や耐圧劣化の発生を防止でき、パネルの
信頼性および製造歩留りが向上する。
以上説明した如く本発明によれば、２つのバスライン
の交差部における下側金属膜の変質による短絡や耐圧劣
化の発生が防止でき、アクティブマトリクス型表示パネ
ルの信頼性および製造歩留りが向上する。
の交差部における下側金属膜の変質による短絡や耐圧劣
化の発生が防止でき、アクティブマトリクス型表示パネ
ルの信頼性および製造歩留りが向上する。
第１図は本発明の構成説明図、 第２図は本発明の原理と効果を示す図、 第３図は本発明一実施例の説明図、 第４図は上記一実施例に用いたスパッタ装置を示す図、 第５図は従来の薄膜トランジスタマトリクスの問題点説
明図である。 図において、１は絶縁性基板、２は下側の金属膜、３は
ゲート絶縁膜、４は動作半導体層、５は保護膜、６は層
間の絶縁膜、７は上側の金属膜、24はAl−Si合金膜、Ｇ
はゲート電極、GBはゲートバスライン、DBはドレインバ
スラインを示す。
明図である。 図において、１は絶縁性基板、２は下側の金属膜、３は
ゲート絶縁膜、４は動作半導体層、５は保護膜、６は層
間の絶縁膜、７は上側の金属膜、24はAl−Si合金膜、Ｇ
はゲート電極、GBはゲートバスライン、DBはドレインバ
スラインを示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−88429（ＪＰ，Ａ) 特開 昭60−123887（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/1343 G02F 1/136 G09F 9/30 H01L 29/78
Claims (3)
- 【請求項１】絶縁性基板（１）上に配線導体となるアル
ミニウム・シリコン合金膜（24）を形成し、その上に絶
縁膜（６）を介して別の配線導体となる金属膜（７）を
重ね合わせた構成を具備するアクティブマトリクス表示
パネルにおいて、 前記アルミニウム・シリコン合金膜中のアルミニウムの
組成比を８〜12重量％としたことを特徴とするアクティ
ブマトリクス型表示パネル。 - 【請求項２】前記アルミニウム・シリコン合金膜（24）
を、多源スパッタリング法によって形成することを特徴
とする請求項１記載のアクティブマトリクス型表示パネ
ルの製造方法。 - 【請求項３】前記多源スパッタリング法によりアルミニ
ウム・シリコン合金膜（24）を形成する工程を、基板
（１）の温度を室温に保持して行なうことを特徴とする
請求項２記載のアクティブマトリクス型表示パネルの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3684190A JP2874247B2 (ja) | 1990-02-16 | 1990-02-16 | アクティブマトリクス型表示パネルとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3684190A JP2874247B2 (ja) | 1990-02-16 | 1990-02-16 | アクティブマトリクス型表示パネルとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03239228A JPH03239228A (ja) | 1991-10-24 |
| JP2874247B2 true JP2874247B2 (ja) | 1999-03-24 |
Family
ID=12480984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3684190A Expired - Lifetime JP2874247B2 (ja) | 1990-02-16 | 1990-02-16 | アクティブマトリクス型表示パネルとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874247B2 (ja) |
-
1990
- 1990-02-16 JP JP3684190A patent/JP2874247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03239228A (ja) | 1991-10-24 |
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