JP2880249B2

JP2880249B2 - 通信アダプタ

Info

Publication number: JP2880249B2
Application number: JP2119809A
Authority: JP
Inventors: 利一安江; 志郎大石; 祐司佐伯; 仁昌平松
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-05-12
Filing date: 1990-05-11
Publication date: 1999-04-05
Anticipated expiration: 2014-04-05
Also published as: JPH0372755A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、通信方式、特にマルチ回線通信制御に好適
な通信方式に関する。

〔従来の技術〕

通信速度の高速化や通信データの大容量化に伴い、パ
ソコンやワークステーションなどの情報処理装置におけ
る通信制御方式も、システムプロセッサが回線コントロ
ーラを制御しながらデータの伝送制御及びデータ処理の
全てを行う方式から、通信アダプタを設け、通信アダプ
タの中の回線コントローラの他、通信制御処理専用のプ
ロセッサ，メモリ等を設け、システムプロセッサの通信
制御処理に対する負荷を軽減する方式に変化してきた。
例えば、本出願人が先に出願した特願昭63−181882号
「通信アダプタ制御方式および通信アダプタ」では、通
信アダプタの中に通信専用のプロセッサと共有のメモリ
を設けており、データの受け渡しは共有メモリを介して
行う。また、システムプロセッサに２枚の通信アダプタ
を接続して異なる２つの回線を制御し、２つの回線間の
プロトコル変換や伝送速度の違いを吸収する、いわゆる
ゲートウェイを実現している。

〔発明が解決しようとする課題〕

しかしながら、上記のような技術で複数の回線を制御
する場合、通信アダプタが回線毎に必要になり、規模が
大きくなるばかりでなく、システムプロセッサが数枚に
分散しているアダプタをそれぞれ制御する必要があり、
管理が複数になる。また、それぞれ異なる通信アダプタ
にある通信用プロセッサ同士で情報交換を行うことが難
しい。とくに、ISDNに接続する場合、１本の回線に例え
ば2B＋Ｄという３つのチャネルが多重化され、さらに、
Ｄチャネルが２つのＢチャネルの呼制御を担当する形を
とっているため、３枚のアダプタで2B＋Ｄの各チャネル
を分担することは難しい。また、ISDNの通信回線速度は
一定に決められており、種々の伝送速度を持つ従来端末
とISDNを介して通信することは難しい。

本発明の目的は、ISDNのようなマルチ回線を簡単，高
速に，かつ相手局に対応して制御する通信制御方法を提
供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、通信アダプタに複数の通
信路口と、通信路に対応した複数の通信処理部を設け、
通信処理部はそれぞれ独立に動作できるようにし、通信
アダプタを制御する上位ソフトから通信処理部に通信制
御プログラムを入れ換えられるようにして、通信路毎に
同じまたは異なる通信制御プログラムでマルチ回線の通
信制御を行うようにしたものである。

また、通信制御プログラムに複数の通信プロトコルを
設け、上位ソフトから通信プロトコルの１つを指定する
ようにしてマルチ回線の通信制御を行うようにしたもの
である。

また、通信路からの受信フレームで複数の通信プロト
コルの１つを自動選択するようにしてマルチ回線の通信
制御を行うようにしたものである。

また、通信アダプタと上位ソフトの間に双方からアク
セスできる共用メモリを設け、共用メモリを介して通信
制御プログラムを受け渡すようにしたものである。

さらに、通信処理部で伝送速度を変えられるようにし
て、上位ソフトから通信路毎に伝送速度を選択できるよ
うにしたものである。

〔作用〕

上位ソフトと通信処理部が独立に動作するため、各通
信路ごとに高速に通信制御することができ、通信路ごと
に通信手順と伝送速度を変えることも簡単にできる。ま
た、１つの通信制御プログラムに複数の通信プロトコル
を持っているため、通信プロトコルの切り替えを簡単に
行うことができる。

〔実施例〕

以下、本発明の一実施例を図面を使用して説明する。

第１図は、本発明が採用されているマルチ回線通信制
御システムの構成例を示すブロック図である。同図にお
いて、１はワークステーション本体であり、この本体１
には、通信アダプタ３が搭載されており、通信アダプタ
３を制御するのがシステムプロセッサ部23である。通信
アダプタ３には2B＋Ｄの基本インタフェースを提供する
ISDNに接続するためのISDN回線371及び通話のためのハ
ンドセット365が接続されている。ISDN回線371は、音声
やデータ通信に２本のＢチャネルと１本のＤチャネルを
同時に用いることができる。本実施例においては、チャ
ネルを利用する形態として以下の２種類を考える。

（ａ）データ通信（Ｄチャネル）＋データ通信（Ｂチ
ャネル）＋データ通信（Ｂチャネル）（ｂ）データ通信（Ｄチャネル）＋データ通信（Ｂチ
ャネル）＋音声通信（Ｂチャネル）形態（ａ）の場合、ハンドセット365が必ずしも必要
ではない。

通信アダプタ３には、データ通信機能と音声通信機能
と呼制御機能の３種類の機能がある。

データ通信はＤチャネルとB1チャネル,B2チャネルの
すべてのチャネルを使い、開放型システム間相互接続
（OSI）の７層モデルのうちレイヤ２のデータリンク層
の制御までを行う。Ｄチャネルでは、例えば、CCITT勧
告のI.441（LAPD:Link Access Procedure on the
Ｄ−channel）によるパケット交換方式でデータ通信を
行う。B1,B2チャネルでは、例えば、HDLC−BA（High Le
vel Data Link Control Procedure 平衡型非同期平衡
モードクラス）によるパケット交換方式またはHDLC−B
A,HDLC−UN（High Level Data Link Control Proc
edure不平衡型正規応答モードクラス）による回線交換
方式によりデータ通信を行う。Ｄチャネル,B1チャネル,
B2チャネルは、当然、それぞれ独立にデータ通信が可能
である。伝送速度は、Ｄチャネルが16Kbpsである。B1,B
2チャネルについてはチャネル速度が64Kbps固定である
が、データの伝送速度は調整が可能である。例えばCCIT
T勧告のI.461,I.463に準拠した速度整合を行う。

音声通信はB1チャネルまたはB2チャネルのいづれか一
方を選択して行う。ハンドセットからの音声は64Kbpsの
ディジタル音声に変換して通信する。音声を通信アダプ
タ３で録音・再生することもできる。第１図のRAMe312
は、システムプロセッサ部23と通信アダプタ３の内部の
プロセッサで共用するメモリで、ここに音声を入出力す
るエリアを設ける。これを音声ファイルと呼ぶ。この音
声ファイルとハンドセットを結べば、ローカルにメッセ
ージ録音・再生を行うことができる。音声ファイルとIS
DNを結べば、相手の声を録音したり、音声ファイルの内
容を・再生送出することができる。録音を行うときは、
ADPCM（Adaptive Differential Pulse Code Modura
tion）方式により音声を64Kbpsから32Kbpsまたは24Kbps
に圧縮して録音時間を延ばす。再生のときは、伸長して
64Kbpsのディジタル音声にもどす。音声はチャネルが異
なればデータ通信と同時に通信することができる。

呼制御はＤチャネルを使ってデータ通信や音声通信の
ためのチャネル接続を行う。制御の仕方は、例えば、CC
ITT勧告のI.441（LAPD）,I.451の手順にしたがう。

第２図は本実施例を適用したネットワーク利用形態の
一例を示したものである。ワークステーション（WS）1,
11,ゲートウェイ（GW）13,14は、第１図の実施例に示し
た通信アダプタ３を内蔵してISDN15に接続されている。
ホストコンピュータ12は、例えばCCITT勧告X.21の従来
公衆網インタフェースを持つ。伝送速度は9600bpsであ
り、これがターミナルアダプタ10（例えば、日立製作所
製ターミナルアダプタHN−510シリーズ）を介してISDN1
5に接続されている。この中でホストコンピュータ12とG
W13,14はハンドセットを持たない。GW13,14は、一方で
は、WS16,17,18,19とでローカルエリアネットワーク（L
AN）を構成しており、データをLANからISDN15,ISDN15か
らLANへ乗り入れる役割を持っている。このとき、デー
タをパケット化して蓄積・送出することにより、例えば
10MbpsのLANと64KbpsのISDN15との伝送速度の違いを吸
収したり、LANとISDN15の通信手順の違いをプロトコル
変換によって吸収している。

ISDN15に接続されている各装置は、B1,B2,Dの３つの
チャネルを持ち、任意の組合せでそれぞれ異なる相手と
通信することができる。第２図では次の３つの通信形態
を上げる。

（ａ）WS間通信（ｂ）クラスタ通信（ｃ）LAN間通信（ａ）のWS間通信は、WS1とWS11との間で、B1とB2チ
ャネルを使ってデータと音声を同時に通信する。音声は
当然リアルタイム通信となる。

（ｂ）のクラスタ通信は、ホストコンピュータ12がGW
13を介して複数のWSを相手にする1:nの通信である。こ
のとき、GW13は端末制御装置となって端末として動作す
るWS16,17を制御する。

（ｃ）のLAN間通信は、GW13とGW14をISDN網15を介し
て結ぶことにより、GW13のLANとGW14のLANを論理的に１
つのLANに見せるためのものである。これにより、例え
ば、WS17はあたかも同一のLANにあるようにWS19と通信
することができる。

GW13ではB1,B2の２つのチャネルのうち１つをISDNの
伝送速度64Kbpsをそのまま使用してGW14と通信するが、
もう１つはチャネル回線速度64Kbpsに9600bpsのデータ
を乗せることによりコンピュータ12と通信することがで
きる。

第２図ではターミナルアダプタ10,ゲートウェイ（G
W）13,14にはハンドセットを持っていないが、ハンドセ
ットを取り付けることも可能である。ホストコンピュー
タ12に対してGW13,14が遠隔地に設置されたケースで、
例えば、LANに接続されるWSを増設し試運転を行った
り、障害が生じたときの原因調査が困難となる。このよ
うな場合、ターミナルアダプタ10とGW13,14にハンドセ
ットを設ければ、ハンドセットを使って保守員同士がお
互いに会話しながら試運転や障害原因調査を容易に行う
ことができる。

第３図は、WS1のきょう体配置の例を示す図であり、
ここでは日立製作所製・ワークステーション2050/32を
例にあげる。本体101にはオプションスロットがNo.1か
らNo.7まであり、第１図の通信アダプタ３はNo.1からN
o.5の空スロット106のどこでも搭載することができる。
搭載するときはそのスロットのダミーパッケージ111を
抜いて挿入する。第１図のシステムプロセッサ部23は、
CPUパッケージ105,基本メモリパッケージ109および主記
憶メモリスロット110に搭載されるオプションメモリパ
ッケージで構成される。

次に、第１図の通信アダプタ３の構成について説明す
る。システムプロセッサ部23は、本体１全体及び通信ア
ダプタ３の制御を銃轄するCPU2と、CPU2のプログラムや
データが格納されるメインメモリ21で構成される。シス
テムプロセッサ部23と通信アダプタ３はシステムバス22
で接続される。通信アダプタ３は、B1またはB2チャネル
のデータ通信を行う副プロセッサ部32と33、Ｂチャネル
の音声通信とＤチャネルのデータ通信とＤチャネルの呼
制御等を行う主プロセッサ部34、Ｄチャネルのデータ通
信、呼制御のためのデータリンク層レベルの処理を行う
LAPD処理部35,Dチャネル,B1,B2チャネルの多重，分離を
行う回線ドラム37,B1チャネル,B2チャネルを副プロセッ
サ部32,33やハンドセットにつないだり、音声の圧縮・
伸長処理を行うＢチャネル制御部36,速度整合部38,シス
テムプロセッサ部23,主プロセッサ部34,副プロセッサ部
32,33でメモリをシェアしながらデータ交換を行うメモ
リシェア部31、から構成される。

システムプロセッサ部23とメモリシェア部31とはシス
テムバス22で接続される。メモリシェア部31,主プロセ
ッサ部34,副プロセッサ部32,副プロセッサ部33は、それ
ぞれローカルバスe313に接続されてデータのやりとりが
行われる。主プロセッサ部34のローカルバスa345には、
回線ドライバ37,LAPD処理部35,Bチャネル制御部36,速度
整合部38が接続され、主プロセッサ部34がこれらを制御
する。ISDN回線371の2B＋Ｄチャネルは、回線ドライバ3
7で分離・多重化され、チャネルのうちのＤチャネルはL
APD処理部35に、B1,B2チャネルはＢチャネル制御部36に
つながる。Ｂチャネル制御部36では、主プロセッサ部34
の指示により、B1,B2チャネルをハンドセット365や主プ
ロセッサ部34,速度整合部38を介して副プロセッサ部32,
33に繋ぎ変える。

主プロセッサ部34,副プロセッサ部32,33,LAPD処理部3
5およびシステムプロセッサ部23はそれぞれCPUとメモリ
とバスを持ち、独立に動作することができる。

主プロセッサ部34は、ROMa342,RAMa343,ROMa342やRAM
a343のプログラムを実行するCPUa341、及びコントロー
ラa344で構成され、これらはローカルバスa345に接続さ
れている。ROMa342は、通信アダプタ３の自己診断及びR
AMa343に格納されるプログラムをRAMe312からロードす
るためのプログラムを格納する読みだし専用メモリであ
り、32Kバイトの容量を持つ。通信アダプタ３に電源が
入ると、CPUa341でこのROMa342のプログラムの先頭から
実行される。RAMa343は、音声通信や呼制御手順を処理
するプログラムを格納する読みだし／書き込み可能メモ
リであり、128Kバイトの容量を持つ。コントローラa344
は、ローカルバスe313とローカルバスa345間のパス制御
やCPUa341がROMa342,RAMa343をアクセスするときのアク
セス制御を行う。ROMa342,RAMa343を実行するCPUa341
は、例えば、10MHzで動作する日立製作所製の８ビット
マイコン,HD64180Sを用いるものとする。

副プロセッサ部32は主プロセッサ部34のもとで動作す
る従属プロセッサである。副プロセッサ部32は、RAMb32
2,RAMb322のプログラムを実行するCPUb321,コントロー
ラb324及びB1またはB2チャネルに接続されている回線32
6にデータを送受信するシリアルコントローラb323で構
成され、これらはローカルバスb325に接続されている。
RAMb322は、Ｂチャネルのデータリンク制御手順であるH
DLC−BAやHDLC−UNを処理するプログラムを格納する読
みだし／書き込み可能メモリであり、32Kバイトの容量
を持つ。コントローラb324は、ローカルバスe313とロー
カルバスb325間のパス制御やCPUb321がRAMb322をアクセ
スするときのアクセス制御、主プロセッサ部34が副プロ
セッサ32に動作指示したり、報告を受けるためのコマン
ドハンドシェイク制御を行う。RAMb322を実行するCPUb3
21とシリアルコントローラb323は、例えば、10MHzで動
作する日立製作所製の１チップ８ビットマイコン,HD641
80Sを用いるものとする。副プロセッサ部32はROMを持た
ない。そこで、主プロセッサ部34がコントローラb324を
介してRAMb322にプログラムをダウンローディングし、
その後、CPUb321を起動することになる。

副プロセッサ部33は主プロセッサ部34のもとで動作す
る従属プロセッサである。副プロセッサ部33は、RAMc33
2,RAMc332のプログラムを実行するCPUc331,コントロー
ラc334及びB1またはB2チャネルに接続されている回線33
6にデータを送受信するシリアルコントローラc333で構
成され、これらはローカルバスc335に接続されている。
RAMc332は、Ｂチャネルのデータリンク制御手順であるH
DLC−BAやHDLC−UNを処理するプログラムを格納する読
みだし／書き込み可能メモリであり、32Kバイトの容量
を持つ。コントローラc334は、ローカルバスe313とロー
カルバスc335間のパス制御やCPUc331がRAMc332をアクセ
スするときのアクセス制御、主プロセッサ部34が副プロ
セッサ部33に動作指示したり、報告を受けるためのコマ
ンドハンドシェイク制御を行う。RAMc332を実行するCPU
c331とシリアルコントローラc333は、例えば、10MHzで
動作する日立製作所製の１チップ８ビットマイコン,HD6
4180Sを用いるものとする。副プロセッサ部33はROMを持
たない。そこで、主プロセッサ部34がコントローラc334
を介してRAMc332にプログラムをダウンローディング
し、その後、CPUc331を起動することになる。

LAPD処理部35は主プロセッサ部34のもとで動作するLA
PD専用処理部である。LAPD処理部35は、ROMd352,ROMd35
2のプログラムを実行するCPUd351,Dチャネル回線372に
データを送受信するシリアルコントローラd353,及びコ
ントローラd354で構成され、これらは、ローカルバスd3
55に接続されている。ROMd352は、Ｄチャネルのデータ
リンク制御手順であるLAPDを処理するプログラムを格納
する読みだし専用メモリである。コントローラd354は、
ローカルバスa345とローカルバスd355間のパス制御を行
う。LAPD処理部35は、例えば、日本電気製のμPD72305
を用いるものとする。

Ｂチャネル制御部36は、ADPCM361,CODEC363,ハンドセ
ット365に接続するためのドライバ364及び回線切替回路
362で構成され、ローカルバスa345を通して主プロセッ
サ部34で制御される。ADPCM361は、ISDN回線371のB1,B2
チャネルまたはハンドセット365からの64Kbps PCM音声
を32Kbpsまたは24Kbpsに圧縮してRAMe312に録音した
り、RAMe312の圧縮音声を64KbpsのPOM音声に伸長し、B
1,B2チャネルまたはハンドセット365に送出するための
圧縮・伸長回路である。CODEC363は、64Kbps PCM音声と
アナログ音声との変換を行うディジタル・アナログ変換
回路である。回線切替回路362は、B1チャネル373,B2チ
ャネル374を回線327,回線337またはADPCM361またはCODE
C363に接続したり、ADPCM361とCODEC363を直結するため
の回線切替回路である。ADPCM361は、例えば、日本電気
製のμPD77C30,CODEC363は、日立製作所製のHD44278を
用いるものとする。

速度整合部38はローカルバスa345を通してCPUa341で
制御され、回線327と回線326,回線337と回線336との間
で速度整合を行う。

回線ドライバ37は、ローカルバスa345を通してCPUa34
1で制御され、多重化されているISDN回線371からＤチャ
ネル372,B1チャネル373,B2チャネル374を分離するもの
で、例えば、日本電気製のμPD98201GFを用いるものと
する。

メモリシェア部31は、RAMe312,コントローラe311で構
成される。RAMe312は、システムバス22とローカルバスe
313の両方からアクセスできる読みだし／書き込み可能
なメモリであり、512Kバイトの容量を持つ。コントロー
ラe311は、システムバス22とローカルバスe313からRAMe
312に同時にメモリアクセスしたときのメモリ競合調
停，主プロセッサ部34,副プロセッサ部32,副プロセッサ
e33からローカルバスe313の使用要求に対してのバス競
合調停，システムプロセッサ部23が主プロセッサ部34に
動作指示したり、報告を受けるためのコマンドハンドシ
ェイク制御、を行う。

第４図は、RAMe312のメモリ記憶状態を示す。通信ア
ダプタ３の立ち上げは、すぐに使用しないCPUa341,CPUb
321及びCPUc331の送受信バッファ領域を用いて行う。シ
ステムプロセッサ部23は第４図の送受信バッファ領域に
CPUa341のプログラムを入れ、CPUa341にプログラムロー
ディングの指示を行う。ローディングはROMa342のプロ
グラムで行い、RAMa343に該当プログラムをローディン
グした後は第４図の記憶状態になる。

CPUa341で用いるエリアには初期設定ブロック,Dチャ
ネルのデータ通信に使う送信バッファ，受信バッファ，
音声通信に使う音声蓄積エリアがある。CPUb321で用い
るエリアとしては、初期設定ブロック,Bチャネルのデー
タ通信に使う送信バッファ，受信バッファがある。

CPUc331で用いるエリアとしては、初期設定ブロック,
Bチャネルのデータ通信に使う送信バッファ，受信バッ
ファがある。初期設定ブロックは、最初に、システムプ
ロセッサ部23と通信アダプタ３で動作条件を取り決める
のに用いるエリアであり、例えば、システムプロセッサ
部23で設定する最大送受信データ長やタイムアウト値，
アダプタで設定する送信バッファ，受信バッファの位置
やサイズなどがある。通信制御プログラムA,通信制御プ
ログラムＢは、CPUb321,CPUc331で実行するプログラム
であり、RAMe312に常駐させておく。主プロセッサ部34
が必要に応じて、副プロセッサ部32または副プロセッサ
部33にダウンローディングすることにより、通信制御プ
ログラムを自由に交換することができる。

障害ロギングエリアは、通信アダプタ３内で生じた通
信エラーやハードウェアエラーを記憶しておくところ
で、CPUa341,CPUb321,CPUc331で共通に使用する。

第５図は、第１図の通信アダプタ３内部にある４つの
ローカルバス325,335,313,345のメモリ空間を表したも
のであり、これは、各ローカルバスに接続されているCP
Uから見たハードウェア資源のメモリ空間位置を表した
ものとも言える。図中の太線は実在しているローカルバ
スの場所を表し、他のローカルバスから見えるのは第５
図のようなマッピングされた位置となる。

ローカルバスb325は、1Mバイトのメモリ空間を持ち、
メモリ空間の最下位部から、プログラムが格納される32
KバイトのRAMb322とコントローラb324を、メモリ空間の
最上位部にRAMe321を割当てている。副プロセッサ部32
は主プロセッサ部34のもとで動作する従属プロセッサで
あるため、副プロセッサ部32から別の副プロセッサ部33
や主プロセッサ部34のハードウェア資源は見えない。

ローカルバスc335は、1Mバイトのメモリ空間を持ち、
メモリ空間の最下位部から、プログラムが格納される32
KバイトのRAMc332とコントローラc334を、メモリ空間の
最上位部にRAMe312を割当てている。副プロセッサ部33
は主プロセッサ部34のもとで動作する従属プロセッサで
あるため、副プロセッサ部33から別の副プロセッサ部32
や主プロセッサ部34のハードウェア資源は見えない。

ローカルバスe313は、1Mバイトの空間を持ち、メモリ
空間の最下位部にコントローラe311,メモリ空間の最上
位部にRAMe312を割当てる。また、ローカルバスb325お
よびローカルバスc335のハードウェア資源であるRAMc33
2,コントローラc334,RAMb322,コントローラb324をロー
カルバスa345からアクセスできるようにするため、第５
図のようなローカルバスe313のメモリ空間に一旦マッピ
ングする。RAMb322とコントローラb324は、ローカルバ
スb325とローカルバスe313とではメモリ空間が異なる。
このアドレス変換はコントローラb324で行っている。ま
た、RAMc332とコントローラc334については、コントロ
ーラc334がアドレス変換を行っている。

ローカルバスa345は、1Mバイトのメモリ空間を持ち、
メモリ空間の最下位部からROMa342,RAMa343,コントロー
ラa344,コントローラd345,回線ドライバ37,ADPCM361,CO
DEC363,コントローラe311,コントローラc334,コントロ
ーラb324,RAMc332,RAMb322,RAMe312を割り付けてある。
コントローラe311,RAMc332,コントローラa344,RAMb322,
コントローラb324はローカルバスe313とローカルバスa3
45とではメモリ空間が異なるが、このアドレス変換はコ
ントローラa344で行っている。

第６図は、第１図のコントローラe311の構成を示すブ
ロック図である。コントローラe311は、システムバス22
を制御するシステムバス制御部311,ローカルバスe313を
制御するローカルバスｅ制御部3113,システムバス22と
ローカルバスe313から同時にRAMe312をアクセスしたと
きのメモリ競合調停を行うRAM制御部3112,起動フラグ31
15,起動レジスタ3116,報告フラグ3118,報告レジスタ311
7及びローカルバスｅ競合調停部3114からなる。起動フ
ラグ3115,起動レジスタ3116は、システムプロセッサ部2
3から主プロセッサ部34への動作指示の有無を示すフラ
グ、動作指示情報を格納するレジスタであり、報告フラ
グ3118,報告レジスタ3117は、主プロセッサ部34からシ
ステムプロセッサ部23への報告を示すフラグ、報告情報
を格納するレジスタである。ローカルバスｅ競合調停部
3114は、ローカルバスe313を主プロセッサ部34,副プロ
セッサ部32,副プロセッサ部33が使用するためのバスア
クセス競合調停を行う。

システムバス22とローカルバスe313は独立した非同期
バスであり、お互いを意識せずにRAMe312を自由にアク
セスしたい。そこで、RAM制御部3112では、先着順にRAM
e312へのアクセス権を認め、片方のバスがRAMe312をア
クセス中のとき他方のバスからのアクセスを持たせるよ
うにする。

次に、第６図を用いてシステムプロセッサ部23から主
プロセッサ部34への動作指示を、送信を例に説明する。
システムプロセッサ部23のCPU2は、RAMe312に送信デー
タを設定し起動レジスタ3116に送信指示動作情報を設定
した後、起動フラグ3115をセットする。これにより、ロ
ーカルバスe313を介して主プロセッサ部34のCPUa341に
割り込みが発生する。CPUa341ではこの割り込みによりC
PU2から動作起動がかかったことを知る。その後、CPUa3
41は起動レジスタ3116の内容をRAMa343内に退避し、起
動フラグ3115をリセットした後、動作指示内容にしたが
ってデータ送信を開始する。起動フラグ3115はCPU2から
読み出し可能であり、CPU2は起動フラグ3115がリセット
されたことで、主プロセッサ部34が次の動作指示を受け
入れ可能であることを知る。

これは、主プロセッサ部34がCPU2からの動作指示を、
紛失することなく連続的に受け入れることを可能にする
ためのインタフェースである。

また、該処理は、データ通信とは非同期に、割り込み
処理として速やかに実行される。

次に受信動作について説明する。CPUa341はLAPD処理
部35に対し受信したデータをRAMe312の方に格納するこ
とを指示する。LAPD処理部35はCPUa341の指示にしたが
ってデータを受信し、受信動作を終結すると、CPUa341
に割り込みで受信があったことを知らせる。CPUa341はL
APD処理部35の終結状態を見にいき、受信が正常に行わ
れていたことを確認すると、受信報告情報を報告レジス
タ3117に設定し報告フラグ3118をセットする。これによ
りCPU2へ割り込みが発生し、CPU2は、情報レジスタ3117
の報告情報を読み取り報告フラグ3118をリセットする。
CPUa341は報告フラグ3118がリセットされたことで、次
の主プロセッサ部34からの報告をCPU2が受け入れ可能で
あることを知る。

これは、CPU2がCPUa341からの報告を、紛失すること
なく連続的に受け入れることを可能にするためのインタ
フェースである。

起動レジスタ3116はCPU2から読みだし／書き込み可能
なレジスタ，報告レジスタ3117はCPUa341から読みだし
／書き込み可能なレジスタである。いずれも、読み出し
を可能にしているのは、レジスタの故障チェックを書き
込み側のCPUで行うためである。

次にローカルバスｅ競合調停部3114の動作概要を説明
する。バス使用要求信号（REQ）と使用許可信号（ACK）
は、主プロセッサ部34,副プロセッサ部32,副プロセッサ
部33がローカルバスe313の使用を要求する信号とそれに
対して使用を許可する信号である。（ADR）は1Mバイト
空間を表す20本のアドレス信号、（DATA）は８ビットか
らなるデータ信号、（AE）は（ADR）が有効になったこ
とを知らせるアドレスイネーブル信号、（R/W）は読み
だし／書き込みの方向を表すリードライト信号、（RD
Y）は（DATA）が有効になったことを知らせるレディ信
号であり、これらの信号は、主プロセッサ部34,副プロ
セッサ部32,副プロセッサ部33に共通の信号である。

第７図は、主プロセッサ部34がRAMe312を読み出す場
合、書き込む場合のタイムチャートの例を示す。主プロ
セッサ部34からローカルバスe313の使用要求信号（REQ
a）をオンにすると、ローカルバスｅ競合調停部3114で
は、バスの使用状況を調べ、ローカルバスe313が使用中
の場合は使用終了を待った後、使用許可信号（ACKa）を
オンにして主プロセッサ部34にバス使用権を与える。主
プロセッサ部34では、（ACKa）がオンになると、（R/
W）信号を読みだし方向にセットし、読み出すRAMe312の
アドレスを（ADR）に出力して（AE）をオンにする。ロ
ーカルバスｅ制御部3113は、ローカルバスe313の（AD
R）により、コントローラe311またはRAMe312がアクセス
されたか否かを常時監視している。いま、（AE），（AD
R）と（R/W）によりRAMe312に読みだし要求があったこ
とが分かると、ローカルバスｅ制御部3113では、RAMe制
御部3112にRAMe312のデータ読み出しを指示する。デー
タが読み出されると、ローカルバスｅ制御部3113では、
これを（DATA）信号に出力するとともに、（RDY）信号
をあらかじめ決められた期間オンにする。主プロセッサ
部34では、（RDY）信号がオンになったタイミングで（D
ATA）からデータを取り出すことになる。終結の方法
は、ローカルバスｅ競合調停部3114が（RDY）がオンか
らオフになるのをみて（ACKa）をオフにし、これによ
り、主プロセッサ部34では、（REQa），（R/W），（AD
R），（AE）を直ちにオフする。（DATA）は（RDY）がオ
フになったタイミングでオフになる。（RDY）がオフに
なった後、規定時間後にローカルバスe313は開放され、
次の使用要求を受け付けることができるようになる。

主プロセッサ部34からRAMe312にデータを書き込む方
法も同様の手順となる。主プロセッサ部34からローカル
バスe313の使用要求信号（REQa）をオンにすると、ロー
カルバスｅ競合調停部3114では、バスの使用状況を調
べ、ローカルバスe313が使用中の場合は使用終了を待っ
た後、使用許可信号（ACKa）をオンにして主プロセッサ
部34にバス使用権を与える。主プロセッサ部34では、
（ACKa）がオンになると、（R/W）信号を書き込み方向
にセットし、書き込むRAMe312のアドレスデータを（AD
R），（DATA）に出力し、（AE）をオンにする。ローカ
ルバスｅ制御部3113は、ローカルバスe313の（ADR）に
より、コントローラe311またはRAMe312がアクセスされ
たか否かを常時監視している。いま、（AE），（ADR）
と（R/W）によりRAMe312に書き込み要求があったことが
分かると、ローカルバスｅ制御部3113では、RAMe制御部
3112にRAMe312へのデータ書き込みを指示する。ローカ
ルバスｅ制御部3113では、データ書き込んでいる間（RD
Y）信号をオンにする。終結の方法は、ローカルバスｅ
競合調停部3114が（RDY）がオンからオフになるのをみ
て（ACKa）をオフにし、これにより、主プロセッサ部34
では、（REQa），（R/W），（ADR），（AE）を直ちにオ
フにする。（DATA）は（RDY）がオフになったタイミン
グでオフになる。（RDY）がオフになった後、規定時間
にローカルバスe313は開放され、次の使用要求を受け付
けることができるようになる。

第６図のコントローラe311には、アダプタ識別機能、
RAMe312位置指定機能およびスロット識別機能がある。

アダプタ識別機能とは、１台のワークステーションに
同一のアダプタを複数枚搭載したり、異なるアダプタと
混合させて使うことができるようにしたものである。ア
ダプタ自身には、あらかじめ識別コードを割当ててお
き、これをシステムプロセッサ部23から読むことができ
るようにする。第６図において、コントローラe311を通
信アダプタ３に実装すると、アダプタボードからアダプ
タID信号3119がコントローラe311に入力される。CPU2が
システムバス22を通してアダプタIDの読みだし要求を行
うと、システムバス制御部3111ではこのアダプタID3119
信号をそのままCPU2に送る。本実施例では、アダプタID
を、例えば、２進の“1011"を用いるものとする。

RAMe位置指定機能は、通信アダプタに設けたRAMe312
がシステムプロセッサ部23からみえるアドレスをダイナ
ミックにロケーションできるようにしたものである。第
６図のシステムバス制御部3111の中にRAMeポインタを持
つ。RAMeポインタはシステムバス22から見たRAMe312の
先頭位置を表すレジスタで、システムプロセッサ部23か
ら最初に設定される。設定以降、システムバス制御部31
11では、システムバス22のアドレスとRAMeポインタを比
較し、該当しているときにRAMe制御部3112に対してRAMe
312への読みだし／書き込み要求を行う。

スロット識別機能は、１台のワークステーションに用
意されている複数のスロットに対し、スロットには無関
係に通信アダプタ３を挿入できるようにしたものであ
る。第６図で、各スロットにはシステムバス22の信号の
他にユニークなスロット番号221が設けられている。シ
ステムバス制御部3111では、このスロット番号221を入
力し、その番号に応じてシステムプロセッサ部23から見
た各種レジスタのアドレスを変える。システムプロセッ
サ部23から見えるレジスタには、アダプタIDやRAMeポイ
ンタ、第６図の起動フラグ3115,起動レジスタ3116,報告
レジスタ3117,報告フラグ3118がある。これらは、後え
ば、第８図に示すように、16Mバイトのメモリ空間を持
つシステムバス22に対してスロット番号０は16進で“F3
0000−F31FFF"を割り付け、以降8Kバイトごとに割り付
ける。

第９図は、第１図のコントローラb324の構成を示すブ
ロック図である。コントローラb324は、ローカルバスe3
13を制御するローカルバス制御部3241,ローカルバスb32
5を制御するローカルバスｂ制御部3247,起動フラグ324
3,起動レジスタ3244,報告フラグ3246,報告レジスタ3245
及びアドレス変換部3242からなる。起動フラグ3243,起
動レジスタ3244は、主プロセッサ部34から副プロセッサ
部32への動作指示の有無を示すフラグ，動作指示情報を
格納するレジスタであり、報告フラグ3246,報告レジス
タ3245は、副プロセッサ部32から主プロセッサ部34への
報告を示すフラグ，報告情報を格納するレジスタであ
る。

アドレス変換部3242は、RAMb322をローカルバスe313
からアクセスするとき、第５図に示したローカルバスb3
25へのアドレス変換を行う。ローカルバスe313からロー
カルバス325へのアクセスしか許していないため、矢印
は片方向となる。

次に、第９図を用いて主プロセッサ部34から副プロセ
ッサ部32への動作指示を、送信を例に説明する。主プロ
セッサ部34のCPUa341は、RAMe312に送信データを設定し
起動レジスタ3244に送信指示動作情報を設定した後、起
動フラグ3243をセットする。これにより、ローカルバス
b325を介して副プロセッサ部32のCPUb321に割り込みが
発生する。CPUb321ではこの割り込みによりCPUa341から
動作起動がかかったことを知る。その後、CPUb321は起
動レジスタ3244の内容をRAMb322内に退避し、起動フラ
グ3243をリセットした後、動作指示内容にしたがってデ
ータ送信を開始する。起動フラグ3243はCPUa341から読
み出し可能であり、CPUa341は起動フラグ3243がリセッ
トされたことで、副プロセッサ部32が次の動作指示を受
け入れ可能であることを知る。

これは、副プロセッサ部32がCPUa341からの動作指示
を、紛失することなく連続的に受け入れることを可能に
するためのインタフェースである。

次に受信動作について説明する。CPUb321はシリアル
コントローラb323に対し受信したデータをARMe312の方
に格納することを指示する。シリアルコントローラb323
はCPUb321の指示にしたがってデータを受信し受信動作
を終結すると、CPUb321に受信があったことを割り込み
で知らせる。CPUb321はシリアルコントローラb323の終
結状態を見にいき受信が正常に行われていたことを確認
すると、受信報告情報を報告レジスタ3245に設定し報告
フラグ3246をセットする。これによりCPUa341へ割り込
みが発生し、CPUa341は、報告レジスタ3245の報告情報
を読み取り、報告フラグ3246をリセットする。CPUb321
は報告フラグ3246がリセットされたことで、次の副プロ
セッサ部32からの報告をCPUa341が受け入れ可能である
ことを知る。

これは、CPUa341がCPUb321からの報告を、紛失するこ
となく連続的に受け入れることを可能にするためのイン
タフェースである。

起動レジスタ3244はCPUa341から読みだし／書き込み
可能なレジスタ，報告レジスタ3245はCPUb321から読み
だし／書き込み可能なレジスタである。いずれも、読み
出しを可能にしているのは、レジスタの故障チェックを
書き込み側のCPUで行うためである。

信号3248はコントローラb324とコントローラc334を識
別するためのコントローラIDである。コントローラb324
とコントローラc334は同一回路であり、コントローラID
3248により２つを識別する。ローカルバスｅ制御部3241
では、コントローラID3248を使ってローカルバスe313か
ら副プロセッサ部32に書き込み／読みだし要求ができた
かどうかを判断する。アドレス変換部3242では、コント
ローラID3248を使って第５図のようなアドレス変換を行
う。なお、コントローラID3248は、ローカルバスｂ制御
部3247を通して副プロセッサ部32のプログラムで読むこ
ともできる。

第10図は、第１図のコントローラc334の構成を示すブ
ロック図である。コントローラc334は、ローカルバスe3
13を制御するローカルバスｅ制御部3341,ローカルバスc
335を制御するローカルバスｃ制御部3347,起動フラグ33
43,起動レジスタ3344,報告フラグ3346,報告レジスタ334
5,アドレス変換部3342からなる。起動フラグ3343,起動
レジスタ3344は、主プロセッサ部34から副プロセッサ部
33への動作指示の有無を示すフラグ，動作指示情報を格
納するレジスタであり、報告フラグ3346,報告レジスタ3
345は、副プロセッサ部33から主プロセッサ部34への報
告を示すフラグ，報告情報を格納するレジスタである。

アドレス変換部3342は、RAMc332をローカルバスe313
からアクセスするとき、第５図に示したローカルバスc3
35へのアドレス変換を行う。ローカルバスe313からロー
カルバスc335へのアクセスしか許していないため、矢印
は片方向となる。

次に、第10図を用いて主プロセッサ部34から副プロセ
ッサ部33への動作指示を、送信を例に説明する。主プロ
セッサ部34のCPUa341は、RAMe312に送信データを設定し
起動レジスタ3344に送信指示動作情報を設定した後、起
動フラグ3343をセットする。これにより、ローカルバス
c335を介して副プロセッサ部33のCPUc331に割り込みが
発生する。CPUc331ではこの割り込みによりCPUa341から
動作起動がかかったことを知る。その後、CPUc331は起
動レジスタ3344の内容をRAMc332内に退避し、起動フラ
グ3343をリセットした後、動作指示内容にしたがってデ
ータ送信を開始する。起動フラグ3343はCPUa341から読
み出し可能であり、CPUa341は起動フラグ3343がリセッ
トされたことで、副プロセッサ部33が次の動作指示を受
け入れ可能であることを知る。

これは、副プロセッサ部33がCPUa341からの動作指示
を、紛失することなく連続的に受け入れることを可能に
するためのインタフェースである。

次に受信動作について説明する。CPUc331はシリアル
コントローラc333に対し受信したデータをRAMe312の方
に格納することを指示する。シリアルコントローラc333
はCPUc331の指示にしたがってデータを受信し受信動作
を終結すると、CPUc331に受信があったことを割り込み
で知らせる。CPUc331はシリアルコントローラc333の終
結状態を見にいき受信が正常に行われていたことを確認
すると、受信報告情報を報告レジスタ3345に設定し報告
フラグ3346をセットする。これによりCPUa341へ割り込
みが発生し、CPUa341は、報告レジスタ3345の報告情報
を読み取り、報告フラグ3346をリセットする。CPUc331
は報告フラグ3346がリセットされたことで、次の副プロ
セッサ部33からの報告をCPUa341が受け入れ可能である
ことを知る。

これは、CPUa341がCPUc331からの報告を、紛失するこ
となく連続的に受け入れることを可能にするためのイン
タフェースである。

起動レジスタ3344はCPUa341から読みだし／書き込み
可能なレジスタ，報告レジスタ3345はCPUc331から読み
だし／書き込み可能なレジスタである。いずれも、読み
出しを可能にしているのは、レジスタの故障チェックを
書き込み側のCPUで行うためである。

信号3348はコントローラb324とコントローラc334を識
別するためのコントローラIDである。コントローラb324
とコントローラc334は同一回路であり、コントローラID
3348により２つを識別する。ローカルバスｅ制御部3341
では、コントローラID3348を使ってローカルバスe313か
ら副プロセッサ部33に書き込み／読みだし要求がきたか
どうかを判断する。アドレス変換部3342では、コントロ
ーラID3348を使って第５図のようなアドレス変換を行
う。なお、コントローラID3348は、ローカルバスｃ制御
部33を通して副プロセッサ部33のプログラムで読むこと
ができる。

第11図は、第１図のコントローラa344の構成を示すブ
ロック図である。コントローラa344は、ローカルバスe3
13を制御するローカルバスｅ制御部3441,ローカルバスa
345を制御するローカルバスａ制御部3443,アドレス変換
部3442,割り込み制御部3444からなる。アドレス変換部3
442は、CPUa341がコントローラe311,RAMc332,コントロ
ーラc334,RAMb322,コントローラb324をアクセスすると
き、第５図に示したローカルバスe313へのアドレス変換
を行う。CPUa341からの単方向アクセスとなるため、矢
印は片方向となる。割り込み制御部3444は、コントロー
ラe311内の起動フラグ3115からの割り込み信号INTe,コ
ントローラb324内の起動フラグ3243からの割り込み信号
INTb,コントローラc334内の起動フラグ3343からの割り
込み信号INTc,CPUd351からの受信終了割り込み信号、回
線ドライバ37からの異常通知割り込み信号、CPUa341が
内蔵するDMA制御部からのADPCM終了割り込み信号の６つ
の割り込みを制御する。割り込み信号の中のADPCM終了
割り込みは音声の登録・再生に用いるもので、CPUa341
内蔵のDMA制御部とADPCM361を組合せて使う。CPUa341は
登録・再生時間をバイト数でDMA制御部に設定し、DMA制
御部とADPCM361に起動をかける。DMA制御部は、録音の
時にはADPCM361からの圧縮音声をRAMe312に転送し、再
生の時にはRAMe312にある圧縮音声をADPCM361に転送す
る。いずれの場合も転送が終了した時点でCPUa341にADP
CM終了割り込み信号を発生する。このようにすればプロ
グラムを介することなく自動的に音声の入出力を行うこ
とができる。

６つの割り込み信号は割り込み制御部3444で論理和さ
れ、いずれかの信号がオンになったとき、ローカルバス
a345を介してCPUa341に割り込みを発生する。割り込み
を受けたCPUa341では、ローカルバスａ制御部3443を通
して割り込み制御部3444から割り込み要因を読みだし、
発生した割り込みに対する処理を行う。複数の割り込み
が同時に発生したときは、CPUa341でプライオリティを
付け、プライオリティの低い割り込みに対して、割り込
み制御部3444のマスクレジスタにより割り込みをマスク
して待たせるようにする。

第12図は、第１図の回線切替回路362の構成を示すブ
ロック図である。回線切替回路362は、レジスタ3621,B1
チャネル選択回路3622,B2チャネル選択回路3623からな
る。レジスタ3621は、B1チャネル,B2チャネル切替情報
を記憶するレジスタで、ローカルバスa345を介してCPUa
341からセットされる。レジスタ3621は８ビットのレジ
スタで、レジスタ情報は４ビットずつに分けてB1チャネ
ル選択回路3622,B2チャネル選択回路3623に入力され
る。B1チャネル選択回路3622では、回線ドライバ37で分
離されたB1チャネル373を、レジスタ3621の内容にした
がって、シリアルコントローラb323の回線326,シリアル
コントローラc333の回線336,CODEC363,ADPCM361のいず
れかまたは複数に接続する。B2チャネル選択回路3623で
も同様に、回線ドライバ37で分離されたB2チャネル374
を、レジスタ3621の内容にしたがって、回線327,回線33
7,CODEC363,ADPCM361のいずれかまたは複数に接続す
る。B1チャネル選択回路3622で接続された回線とB2チャ
ネル選択回路3623で接続された回線はそれぞれ論理和さ
れる。B1またはB2チャネルはハンドセット365につなぐ
と同時にRAMe312にも録音することができる。この場
合、レジスタ3621は２進で“11000000"または“0000110
0"をセットすればよい。ハンドセット365とRAMe312でロ
ーカルに録音・再生を行う場合は、レジスタ3621に、上
記同様に、２進で“11000000"または“00001100"をセッ
トするとともに、回線ドライバ37にB1チャネル373また
はB2チャネル374をオープンにしてISDN回線371と切り離
すように指示すればよい。

第19図は、第１図の速度整合部38の構成を示すブロッ
ク図である。速度整合部38はROM381と整合処理部388で
構成され、整合処理部388は、ROMアクセス制御部382,上
位インタフェース制御部383,回線337と回線336の速度整
合を行う送信速度変換部A384と受信速度変換部A385,回
線327と回線326の速度整合を行う送信速度変換部B386と
受信速度変換部B387からなる。ここで本通信アダプタか
らISDN方向にデータが流れることを送信，逆方向を受信
と呼ぶことにする。

つぎに第19図の速度整合方法の概要を説明する。速度
整合はCCITT勧告I.463,I.461で規定された速度整合仕様
に準拠した変換手順で行う。速度整合の対象になるのは
B1チャネル,B2チャネルの送受信データであり、それぞ
れ独立に速度変換を行う。変換速度には600bps,1200bps
……があり、第１図の主プロセッサ部34からローカルバ
スa345を介して各速度変換部384〜387に指示される。速
度変換は変換1,変換２の２段階で行う。但し、32Kbps以
上では変換１は行わない。変換１ではISDNの64Kbpsシリ
アルデータと中間速度データの変換を行う。中間速度デ
ータの転送速度は、最終的に整合され副プロセッサ部3
2,33のデータとなる速度整合シリアルデータの整合速度
によって決まる。例えば、整合速度すなわち変換速度が
4800bpsの場合は中間速度は8Kbpsになる。これは64Kbps
のISDNシリアルデータを1/8に間引くことによって実現
する。変換２では変換１で変換された中間速度データと
速度整合シリアルデータの変換を行う。変換はROM381に
記憶されている変換フォーマットにしたがう。変換フォ
ーマットは整合速度毎に異なり、例えば4800bpsの場
合，第20図のようになる。中間速度データをオクテット
番号０のビット番号１からオクテット番号０ビット番号
２……オクテット番号０ビット番号８……オクテット番
号９ビット番号８の順に並べ、この80ビットを１フレー
ムとして変換を行う。第20図に示すフレーム構造の中
で、オクテット番号０（ビット値がすべて０）とオクテ
ット番号１〜９のビット番号１（ビット値が１）の17ビ
ットはフレーム同期用ビットで、第20図のようなビット
パターンになったときにフレームと認識する。第20図の
E₁〜E₇ビットは整合速度を確認するためのビットであ
る。第20図のＤビットは速度整合されたシリアルデータ
で、D₁,D₂……D₄₈の順に出力される。すなわち、ISDNの
伝送速度が64Kbpsであるのに対し中間速度で1/8の8Kbps
に減速され、これが１フレーム80ビットの中からD₁〜D
₄₈の48ビットに間引かれて最終的に4800bpsの速度にな
る。第20図のＳビットとＸビットの８ビットは回線制御
情報を伝送するために使用するステータスビットであ
る。例えばCCITT勧告V.24インタフェースを持つ端末を
相手に通信する場合、S₁ビットは、送信に対してはV.24
回路107であるデータセットレディ信号になり、受信に
対してはＶ・24回路108のデータ端末レディ信号とな
る。このステータスビットは速度整合シリアルデータと
一緒に副プロセッサ部32及び33で処理することもできる
が、ここでは通信アダプタ３を統括制御している主プロ
セッサ部34で処理を行う。B1チャネル,B2チャネルの送
信ステータスビットはいずれも主プロセッサ部34からロ
ーカルバスa345を介して速度整合部38に送られ、速度整
合部38が受信したB1チャネル,B2チャネルの受信ステー
タスビットは、逆に、ローカルバスa345を介して主プロ
セッサ部34に送られる。

つぎに速度整合の具体的な方法について第19図を用い
て説明する。

２つの送信速度変換部384と386は同じ構成をとり、２
つの受信速度変換部385と387も同じ構成をとる。また、
送信速度変換部と受信速度変換部とはデータの方向が逆
になっているだけで変換方法は同じである。ここでは受
信速度変換部A385を代表して説明する。受信速度変換部
A385には速度レジスタ，ステータスレジスタ，第１変換
部，第２変換部,ROMアドレス生成部がある。速度レジス
タは変換速度を記憶するレジスタで主プロセッサ部34が
上位インタフェース制御部383を介して速度値を設定す
る。ステータスレジスタは受信フレームから取出したス
テータスビットを記憶するレジスタで、この値は必要に
応じて上位インタフェース制御部383を介して主プロセ
ッサ部34に報告される。第１変換部は回線337からの受
信信号を速度レジスタの値に応じて間引きながら中間速
度データをつくり、これを第２変換部に出力する。第２
変換部では中間データから速度レジスタの値に応じてフ
レームを作り出し、フレーム内の各ビットをROM381の内
容にしたがって処理するために、オクテット番号，ビッ
ト番号を順次ROMアドレス生成部に送る。ROMアドレス生
成部では速度レジスタから速度情報と第２変換部からの
オクテット番号，ビット番号によってROMのアドレスを
決定しこれをROMアクセス制御部382に送る。ROMアクセ
ス制御部382ではこのROMアドレス位置の情報をROM381か
ら読み出す。読み出されたROM情報は、ROMアドレス生成
部を通して第２変換部に渡される。第２変換部は、ROM
情報にしたがってステータスビットをステータスレジス
タに，データビットを回線336に出力する。

第19図の上位インタフェース制御部383はローカルバ
スa345を通して主プロセッサ部34と各速度変換部384〜3
87との間のデータの受け渡しを制御する。主プロセッサ
部34からのデータとしては速度情報と受信ステータス情
報があり、主プロセッサ部34から必要に応じて速度情報
を４つの速度変換部384〜387の速度レジスタのいずれか
に、送信ステータス情報を送信速度変換部A384,B386の
ステータスレジスタのいずれかに送る。主プロセッサ部
34へのデータとしては受信ステータス情報があり、主プ
ロセッサ部34が必要に応じて受信速度変換部A385,B387
のステータスレジスタのいずれかから読み出す。

ROMアクセス制御部382は４つの速度変換部384〜387か
らの要求に応じてROMの読み出しを行う。回線337の送信
信号と受信信号および回線327の送信信号と受信信号は
すべて64Kbpsのビットタイミングで同期化されており、
４つの速度変換部もこのビットタイミングで動作する。
したがって速度変換部からROMアクセス制御部382へのRO
Mアクセス要求も同時に起きる。

一方、ROMの読み出し位置は４つの速度変換部384〜38
7でそれぞれ異なる。そこでROMアクセス制御部では、時
分割でROM381を読み出し、４つのROMデータが揃ったと
ころで速度変換部に送る。

ROM381は第20図に示したフレーム構造における各ビッ
トの処理内容を記憶しておくものである。第21図にROM
内容の１例を示す。ROMは2Kバイトの容量を持ち、これ
を４つの速度変換部用に分け、さらに変換速度によって
４分割する。この単位領域が１フレーム構造データとな
る。１つの領域に２つ以上の変換速度が書かれているの
は中間速度が異なるだけでフレームは同一構造をとるた
めである。１つの領域の中は16オクテット分×８ビット
分の容量がある。データは１バイトを単位とし１バイト
で１ビットの処理内容を記述する。例えば送信データに
対しては速度整合データ，送信ステータスデータ，
“0"または“1"の固定データのいずれかを，受信デー
タに対しては速度整合データ，受信ステータスデー
タのいずれかを選択して記述する。

以上説明したように、ROMを用いて速度変換を行うた
め、ROMを変換するだけでフレーム構造を簡単に変更す
ることができる。また、第21図の例では各速度変換部毎
に変換規則データを持たせたが、変換速度に対応してデ
ータを１つにすることも可能で、このようにすればROM
の容量を小さく押えることができる。

また、受信速度変換部において第20図のようなフレー
ム構造を作ったあとＥビットを判定することにより受信
データの伝送速度を知ることができる。この認識した伝
送速度で速度変換部を動作させれば主プロセッサ部34か
らの指示がなくても速度整合を自動で行うことも可能に
なる。

第13図は、第１図の通信アダプタ３の実装の例を示す
図である。通信アダプタ３は335mm×100mmのサイズのボ
ード50に収めてある。図中Xta11は19.6608MHzの水晶発
信器であり、コントローラe311で波形整形してCPUa341,
CPUb321,CPUc331の３つのCPUに出力する。Xta12は16.38
4MHzの水晶発信器であり、コントローラa344で波形整形
し、２分周して、8.192MHzのクロックをADPCM361とCPUd
351に出力する。なお１チップCPUd351は、LAPD処理部35
の回路をすべて１チップに収めている。Xta13は12.288M
Hzの水晶発信器であり、回線ドライバ37に直接接続され
る。横長または縦長の長方形部品は回路をドライブする
ためのモジュールタイプのプルアップ抵抗である。リレ
ーは、通信アダプタ３が無通電のときに通信アダプタ３
からISDN回線371を切り離すためのものである。２つの
パルストランスは、送信信号，受信信号の直流分をカッ
トして交流結合させるためのものである。無記名のIC
は、システムバス22とローカルバスe313のアドレス信号
の一部をRAMe312に供給するためのマルチプレクサ回
路，ローカルバスe313とローカルバスa345のアドレス信
号の一部を直結するための回路である。本通信アダプタ
３にはISDN回線371を接続するための回線コネクタ52と
ハンドセット365を接続するためのハンドセットコネク
タ53とワークステーション１本体に接続するための本体
コネクタ51がある。通信アダプタ３をワークステーショ
ン１の空スロットに挿入すると、本体コネクタにより通
信アダプタ３が電気的，論理的にシステムプロセッサ部
23とつながる。

第14図は通信アダプタ３の立ち上げ時の動作例を示す
フローチャートである。通信アダプタ３に電源が入る
と、主プロセッサ部34のCPUa341はROMa342のプログラム
を０番地から実行する。一方、電源が投入されるとコン
トローラb324,コントローラc334はローカルバスb325,ロ
ーカルバスc335に対してリセットを発行し続けるため、
CPUb321,CPUc331はいずれも停止状態にある。CPUa341
は、ステップA1で、CPUa341からアクセスできるメモリ
やレジスタをすべて読みだし／書き込みチェックを行
い、ステップA2で、コントローラe311を通してCPU2にチ
ェック結果を報告し、ステップA3で、CPU2からの起動を
待つ。CPU2からプログラムローディングの動作指示がく
ると、CPUa341は、ステップA4で、RAMe312からRAMa343
にプログラムをローディングし、ローディングが終る
と、ステップA5で、ローディング終了報告をCPU2に返し
てローディングしたRAMa343のプログラムにジャンプす
る。RAMa343のプログラムでは、ステップA6で、CPUa341
への割り込みを受付可能状態にし、ステップA7で、割り
込み待ち状態となる。

第15図（ａ）はCPU2からの割り込み処理フローチャー
トである。CPU2からCPUa341の起動はすべて割り込みINT
eで受ける。CPUa341がCPU2から“CPUbプログラムローデ
ィング”起動を受けると、ステップB1で、指定された通
信制御プログラムＡまたはＢをRAMe312からRAMb322に転
送し、転送終了後、ステップB2で、コントローラb324に
ローカルバスb325のリセットを解除を指示する。これに
より、CPUb321はRAMb332のプログラムを０番地から実行
する。ローディングを終了しCPUb321を起動すると、CPU
a341は、ステップB3で、CPU2に対してプログラムローデ
ィングが終了した旨を報告し、割り込み処理を抜けても
とのステップA7へ戻り、次の割り込みを待つ。

CPUa341がCPU2から“CPUcプログラムローディング”
起動を受けると、ステップB5で、指示された通信制御プ
ログラムＡまたはＢをRAMe312からRAMc332に転送し、転
送終了後、ステップB6で、コントローラc334にローカル
バスc335のリセットを解除を指示する。これにより、CP
Uc331はRAMc332のプログラムを０番地から実行する。ロ
ーディングを終了しCPUc331を起動すると、CPUa341は、
ステップB7で、CPU2に対してプログラムローディングが
終了した旨を報告し、割り込み処理を抜けてもとのステ
ップA7に戻り、次の割り込みを待つ。

上述したように、副プロセッサ部32と副プロセッサ部
33ではRAMe312上の通信制御プログラムＡまたはＢのい
ずれでも実行することができる。第16図にローディング
の様子を示す。本実施例においては、通信制御プログラ
ムをRAMe312からRAMb322またはRAMc332にコピーする方
法をとっているため、２つの通信制御プログラムＡとＢ
を２つの副プロセッサ部32と33でそれぞれ実行させるこ
ともできるし、例えば、１つの通信制御プログラムＡを
２つの副プロセッサ部32と33の両方で実行させることも
できる。

CPUa341がCPU2から“CPUb送信”起動を受けると、ス
テップB4で、副プロセッサ部32に“送信”起動をかけ、
割り込み処理を抜けてもとのステップA7へ戻り、次の割
り込みを待つ。送信データはRAMe312のCPUb用送信バッ
ファに格納されている。CPU2への送信終了報告はINTb割
り込み処理の中で行う。

CPUa341がCPU2から“CPUc送信”起動を受けると、ス
テップB8で、副プロセッサ部33に“送信”起動をかけ、
割り込み処理を抜けてもとのステップA7へ戻り、次の割
り込みを待つ。送信データはRAMe312のCPUc用送信バッ
ファに格納されている。CPU2への送信終了報告はINTc割
り込み処理の中で行う。

CPUa341がCPU2から“呼設定”起動を受けると、ステ
ップB9でCCITT勧告I.451にしたがって呼制御処理を行
い、ステップB10で、LAPD処理部35に“呼設定”起動を
かけ、割り込み処理を抜けてもとのステップA7へ戻り、
次の割り込みを待つ。呼設定のための詳細情報は、RAMe
312のCPUa用送信バッファに格納されている。CPU2への
呼設定終了報告はINTd割り込み処理の中で行う。

CPUa341がCPU2から“Ｄチャネルパケット送信”起動
を受けると、ステップB11で、LAPD処理部35に“パケッ
ト送信”起動をかけ、割り込み処理を抜けてもとのステ
ップA7へ戻り、次の割り込みを待つ。送信データは、RA
Me312のCPUa用送信バッファに格納されている。CPU2へ
のＤチャネルパケット送信終了報告はINTd割り込み処理
の中で行う。

CPUa341がCPU2から“回転ドライバ“起動を受ける
と、ステップB12で、回線ドライバ37にISDN回線を活性
状態にすることを指示し、ステップB13で、CPU2に回線
ドライバ起動終了報告を行い、割り込み処理を抜けても
とのステップA7へ戻り、次の割り込みを待つ。回線ドラ
イバ37では、ISDNのレイヤ１プロトコルにしたがってIS
DN回線を使用可能状態にする。

CPUa341がCPU2から“CODEC"起動を受けると、ステッ
プB14で、CODEC363に動作モードを設定し、ステップB1
で、CPU2に終了報告を行い、割り込み処理を抜けてもと
のステップA7へ戻り、次の割り込みを待つ。CODEC363へ
の動作モード情報は、RAMe312のCPUa用初期設定ブロッ
クに収納されている。

CPUa341がCPU2から“ADPCM"起動を受けると、ステッ
プB16で、ADPCM361及びCPUa341内蔵のDAM制御部に動作
モードを設定し、割り込み処理を抜けてもとのステップ
A7へ戻り、次の割り込みを待つ。動作モード情報は、CP
U2が起動するときにコントローラe311内の起動レジスタ
3116に格納する。CPU2へのADPCM終了報告はCPUa341内蔵
のDMA制御部からの割り込み処理の中で行う。

CPUa341がCPU2から“回線切替”起動を受けると、ス
テップB17で、回線切替回路362に切替情報を設定し、ス
テップB18で、CPU2に終了報告を行い、割り込み処理を
抜けてもとのステップA7へ戻り、次の割り込みを待つ。
回線切替情報はRAMe312の起動レジスタ3116で渡され
る。

ステップB19,B20,B21は速度整合部38に対する処理で
あり、CPU2からの指示でCPUa341は、ステップB19で変換
速度情報を，ステップB20で送信ステータス情報を速度
整合部38に設定する。設定する情報はRAMe312の起動レ
ジスタ3116で渡される。ステップB21では速度整合部38
から受信ステータス情報を読み出して報告レジスタ3117
を通してCPU2に報告する。処理が終わるともとのステッ
プA7へ戻り、次の割り込みを待つ。

第15図（ｂ）は副プロセッサ部32からの割り込み処理
フローチャートである。

CPUa341がCPUb321から”送信完了”起動を受けると、
ステップC1で、CPU2に送信完了の旨を報告し、割り込み
処理を抜けてもとのステップA7へ戻り、次の割り込みを
待つ。

CPUa341がCPUb321から“受信”報告を受けると、ステ
ップC2で、CPU2に受信があった旨を報告し、割り込み処
理を抜けてもとのステップA7へ戻り、次の割り込みを待
つ。受信データは、RAMe312のCPUb用受信バッファに格
納されている。データ位置，データ長等の受信詳細情報
は、コントローラb324の報告レジスタ3245に格納されて
おり、これをコントローラe311の報告レジスタ3117にコ
ピーしてCPU2に通知する。

第15図（ｃ）は副プロセッサ部33からの割り込み処理
フローチャートである。

CPUa341がCPUcから“送信完了”起動を受けると、ス
テップD1で、CPU2に送信完了の旨を報告し、割り込み処
理を抜けてもとのステップA7へ戻り、次の割り込みを待
つ。

CPUa341がCPUc331から“受信”報告を受けると、ステ
ップD2で、CPU2に受信があった旨を報告し、割り込み処
理を抜けてもとのステップA7へ戻り、次の割り込みを待
つ。受信データは、RAMe312のCPUc用受信バッファに格
納されている。データ位置，データ長等の受信詳細情報
は、コントローラc334の報告レジスタ3345に格納されて
おり、これをコントローラe311の報告レジスタ3117にコ
ピーしてCPU2に通知する。

第15図（ｄ）はLAPD処理部35からの割り込み処理フロ
ーチャートである。

CPUa341がLAPD処理部35から“パケット送信完了”報
告を受けると、ステップE1で、CPU2にＤチャネルパケッ
ト送信完了の旨を報告し、割り込み処理を抜けてもとの
ステップA7へ戻り、次の割り込みを待つ。

CPUa341がLAPD処理部35から“受信”報告を受ける
と、ステップE2で、CPU2に受信があった旨を報告し、割
り込み処理を抜けてもとのステップA7へ戻り、次の割り
込みを待つ。受信データは、RAMe312のCPUa用受信バッ
ファに格納されている。データ位置，データ長等の受信
詳細情報は、コントローラe311の報告レジスタ3117を使
ってCPU2に通知する。

CPUa341がLAPD処理部34から“呼設定完了”報告を受
けると、ステップE3で、CPU2に呼設定完了の旨を報告
し、割り込み処理を抜けてもとのステップA7へ戻り、次
の割り込みを待つ。

CPUa341がLAPD処理部35から“着呼”報告を受ける
と、ステップE4で、CCITT勧告I.451にしたがって呼制御
処理を行い、ステップE5で、CPU2に着呼があった旨を報
告し、割り込み処理を抜けてもとのステップA7へ戻り、
次の割り込みを待つ。着呼した詳細情報はRAMe312のCPU
a用受信バッファに格納されている。

第15図（ｅ）は回線ドライバ37からの割り込み処理フ
ローチャートである。回線ドライバ37は、ISDN回線が非
活性状態になったり同期が外れたりした時に割り込みを
発生する。CPUa341が回線ドライバ37から割り込みを受
けると、ステップF1で、RAMe312の障害ロギングエリア
に回線障害内容をロギングし、ステップF2で、CPU2に回
線に障害があった旨を報告し、割り込み処理を抜けても
とのステップA7へ戻り、次の割り込みを待つ。

第15図（ｆ）はCPUa341内蔵DMA制御部からの割り込み
処理フローチャートである。CPUa341がCPUa341内蔵のDM
A制御部から割り込みを受けると、ステップG1で、CPU2
にADPCM動作終了した旨を報告し、割り込み処理を抜け
てもとのステップA7へ戻り、次の割り込みを待つ。

次に、CPUb321,CPUc331の動作について説明する。

CPUb321とCPUc331は同一プログラムを実行するものと
する。その通信制御プログラムの構造の例を第17図に示
す。プログラムはHDLC−BAとHDLC−UNの２つのプロトコ
ルを持ち、どちらか一方を選択して使うことになる。選
択には、システムプロセッサ部23からの指示と、回線か
らくる受信フレームで自動的に選択する場合がある。

第18図に通信制御プログラムの動作フローチャートを
示す。ここでは、CPUb321を例に挙げ、また、CPUa341か
らの起動に対しては割り込みを用いずにフラグセンスで
行うものとする。最初に、ステップH1で、シリアルコン
トローラb323を初期化して受信準備を行い、ステップH2
で、CPUa341から“プロトコル選択”起動があったか否
かを調べる。もし起動があれば、ステップH3で、指定さ
れたHDLC−BA,HDLC−UNのいずれか一方を選び、ステッ
プH4で、CPUa341に選択終了報告を返し、ステップH5
で、BA,UNのいずれかに分岐する。ステップH5でBAに分
岐すると、ステップH6で、CPUa341から“送信”起動が
あったか否かを調べる。もし起動があった時には、ステ
ップH7で、HDLC−BAによる送信処理を行い、ステップH8
で、CPUa341に送信終了報告を行ってステップH6に戻
る。ステップH6でCPUa341からの起動が無かったとき
は、ステップH9で受信状態を調べ、回線からのデータ受
信があったときは、ステップH10で、HDLC−BAによる受
信処理を行い、ステップH11で、CPUa341に受信があった
旨を報告してステップH6に戻る。ステップH9で受信が無
かったときはそのままステップH6に戻る。

第18図のステップH5でUNに分岐した場合は、ステップ
H12からステップH17のフローで送受信処理されるが、制
御手順がHDLC−UNになるだけでフロー自身はステップH6
からステップH11と同じになるので、ここでは省略す
る。

第18図のステップH2でCPUa341からの起動が無かった
ときは、ステップH18で、受信状態を調べ、回線からの
データがあった時、ステップH19で、HDLC−BA,HDLC−UN
のいずれか１つを選択し、ステップH20で、分岐する。
選択方法は、受信フレームの中の制御フィールドを調
べ、非同期平衡モード（SARM:2進“11111100"または２
進“11110100"）のときはHDLC−BA,正規応答モード（SN
RM:2進"11001001"または２進“11000001"）のときはHDL
C−UNとなる。

CPUd351の動作については日本電気のμPD72305を用い
るのでここでは説明を省略する。

上記実施例では、副プロセッサ部32,33にROMを使って
いないが、実施例の構成のままでROMを付加することも
できる。

第１図の実施例では、副プロセッサ部32,副プロセッ
サ部33はそれぞれRAMb322,RAMc332を持ち、このRAMに主
プロセッサ部34からプログラムをダウンローディングす
る方法をとっているが、RAMb322,RAMc332のかわりに伝
送制御手順のプログラムを書き込んだROMを用いれば、
プログラムをダウンローディングする手順が省ける。

副プロセッサ部32,副プロセッサ部33全体をそれぞれ
１チップマイコンに書き換えたり、速度整合部38も加え
て１チップマイコンにすれば、第13図のパッケージがさ
らに小型になる。このとき、本実施例のように、プログ
ラムをRAMb322,RAMc332にダウンローディングしてもよ
いし、これらのRAMのかわりに上記のようなプログラム
をあらかじめ書き込んだROMを用いることもできる。

第１図の実施例では、副プロセッサ部32,33はROMを持
たないため、電源投入時はリセットされた状態で停止し
ており、主プロセッサ部34からプログラムをダウンロー
ディングしてもらうまでは動けない。そこで、主プロセ
ッサ部34の中のROMa342を副プロセッサ部32,33から使え
るようにする。まず、ROMa342のメモリ空間を３つに分
割する。具体的には、第５図のローカルバスａメモリ空
間にあるROMaを３分割し、その中の２つをローカルバス
ｂメモリ空間およびローカルバスｃメモリ空間の最下位
部にマッピングし、RAMb,RAMcはその上にロケーション
する。これは、第９図コントローラb324のアドレス変換
部3242,第10図コントローラc334のアドレス変換部3342,
第11図コントローラa344のアドレス変換部3442のアドレ
スマッピング内容を変更し、本実施例で禁止している副
プロセッサ部32,33から主プロセッサ部34のハードウェ
ア資源へのアクセスを許可するようにコントローラb32
4,コントローラc334,コントローラa344を修正する。こ
のようにすれば、副プロセッサ部32,33は、電源投入と
同時にROMa342のプログラムを動かすことができ、自己
診断や自分自身でプログラムをRAMにローディングする
ことができる。また、ROMを含むハードウェアが故障し
てもROMを使って故障解析を行うことができる。

第１図の実施例において、LAPD処理部35を取り除けば
ISDN以外の多重回線の制御が可能になり、副プロセッサ
部を追加していけば複数回線の制御も可能になる。

また、第１図の実施例で、LAPD処理部35と回線ドライ
バ37を取り除けば２回線を直接接続し制御することがで
き、副プロセッサ部を追加していけば複数回線の制御も
１枚の通信アダプタで可能になる。例えば、第２図のGW
13,14において、LAN側の通信制御を第１図の副プロセッ
サ部で処理すれば、LANからの通信データが共有メモリR
AMe312を介してそのままISDNに送信できるので、システ
ムプロセッサの負荷が軽くなるとともに、データの移動
が無いのでスループットが向上する。

第１図でローカルバスb325とローカルバスc335を１本
のバスにしコントローラb324とコントローラc334を１つ
にまとめることができる。この場合、１つのバス上でCP
Uが２個動作するため、第１図の実施例よりも性能が多
少劣化するが、例えば、RAMb322にHDLC−BAの処理プロ
グラム、RAMc332にHDLC−UNの処理プログラムをあらか
じめローディングしておけば、HDLC−BAとHDLC−UNを２
個のCPUで同時に動かすことができるし、必要に応じてR
AMb322のHDLC−BAプログラム１つを２個のCPUで共有し
て使うこともできる。このようにすれば、伝送制御手順
を変更する度にRAMe312からプログラムをダウンローデ
ィングする必要がなく、RAMe312に副プロセッサ用プロ
グラムを常駐させておかなくて済む。

〔発明の効果〕

以上説明したように、本発明によれば、複数の通信制
御プログラムが独立に動作するので、通信路ごとに異な
る通信手順で、高速通信が実現できる。このとき相手局
に合わせてデータ伝送速度を調整することができる。ま
た、１つの通信制御プログラムに複数の通信プロトコル
を持つので、プロトコルの変換が高速且つ簡単になる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すワークステーションの
ブロック構成図、第２図は本実施例を利用したネットワ
ーク構成図、第３図はワークステーションきょう体の配
置図、第４図は共有メモリの記憶状態を表した図、第５
図はローカルバスのメモリ空間を表した図、第６図，第
９図，第10図，第11図，第12図，第19図は第１図の代表
ブロックの詳細構成図、第７図はローカルバスのタイム
チャート、第８図はスロットに対応したメモリマップ、
第13図は通信アダプタの実装図、第14図，第15図は通信
アダプタの動作の一例を示すフローチャート、第16図は
通信制御プログラムのローディング例を示す図、第17図
は通信制御プログラムの構成図、第18図は通信制御プロ
グラムの動作フローチャート、第20図は速度整合に使う
フレームの構造図、第21図は速度整合用ROMの内容を表
わした図である。１……ワークステーション、 23……システムプロセッサ部、３……通信アダプタ、34……主プロセッサ部、 32,33……副プロセッサ部、 35……LAPD処理部、 36……Ｂチャネル制御部、37……回線ドライバ、 38……速度整合部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者平松仁昌神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (56)参考文献特開平２−244940（ＪＰ，Ａ) 特開平１−126044（ＪＰ，Ａ) 特開昭63−88937（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 29/06

Claims

(57)【特許請求の範囲】

【請求項１】複数の通信路を含むマルチ回線に接続さ
れ、該マルチ回線の通信制御を行う通信アダプタであっ
て、各々が各通信路に対する通信制御を行うために独立
に動作可能な複数の通信処理部と、前記通信処理部が通
信プロトコルに応じて通信制御を行うために実行する通
信制御プログラムを複数個保持するメモリとを有し、前
記複数の通信処理部の各々は前記メモリからダウンロー
ドされた前記通信制御プログラムを格納するための書き
込み可能メモリを備え、上位システムからの指示に応じ
て前記複数の通信処理部の各々に対して前記複数の通信
制御プログラムの中の指定された通信制御プログラムを
前記メモリから各通信処理部の前記書き込み可能メモリ
にダウンロードし、前記マルチ回線に含まれる複数の通
信路の各々に対して対応する通信プロトコルに基づいた
通信制御プログラムを実行する通信処理部を接続するこ
とを特徴とする通信アダプタ。
【請求項２】前記通信路の伝送速度を送信相手側の伝送
速度に応じて制御する手段をさらに有することを特徴と
する請求項１記載の通信アダプタ。
【請求項３】前記複数の通信路を前記マルチ回線に多重
化する手段をさらに有することを特徴とする請求項１ま
たは２に記載の通信アダプタ。