JP2914966B2 - 画像処理方法および装置 - Google Patents
画像処理方法および装置Info
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリに記憶された画像データを合成する画
像処理方法および装置に関する。 〔発明の背景〕 画像データはメモリ上にビットデータの集合として記
憶される。したがって、メモリ上に記憶された一つの画
像データと、他の画像データとを合成処理する場合に
は、一つの画像データと他の画像データをビット単位に
読み出し、ビット単位に合成処理する必要がある。 一方、合成処理を行うマイクロプロセッサ等の処理装
置は、メモリに対するアクセス単位、及び演算処理単位
がバイト単位、あるいはワード単位である。この種の処
理装置により前記した画像データの処理を実現するため
には、画像データの各ビットのビットアドレスを生成す
る必要があり、マイクロプロセッサ等の処理装置と画像
データを記憶するメモリとの間に、画像データのビット
アドレスを生成する複雑な回路が必要となる。この種の
技術の参考となるものには、米国特許第4,435,792号公
報がある。 また、画像を記憶したメモリをワード単位に区分し、
ワード単位でのアクセスを可能としたものがあるが、メ
モリ上における画像データの移動に留まり、画像の合成
については考慮されていないのが現実である。この種の
技術の参考となるものには、特開昭59−119385号公報が
ある。 また、ワード単位にデータを読み出し、その中から必
要なデータを分離しようとする技術も存在する。この種
の技術の参考となるものには、特開昭53−83537号公報
がある。 更に、この種の処理を行う装置として関連あるものと
しては、ADVANCED MICRO DEVICES社のMicro Processor
Am 29116等が挙げられる。 〔発明の目的〕 本発明は上記の点に鑑みて成されたものであり、その
目的とするところは、画像データを記憶したメモリに対
し、ワード単位でのアクセスが可能で、しかも一つの画
像データと他の画像データとの合成が可能な画像処理方
法および装置を得ることにある。 〔発明の概要〕 上記の目的を達成するため、本発明の特徴とするとこ
ろは、多数のビットで構成され、予め定めたビット数か
ら成るワード単位に区分されたメモリに、複数ビットの
集合から成る第１の画像データと複数ビットの集合から
成る第２の画像データとを任意のビット位置から記憶
し、前記第１の画像データと前記第２の画像データとを
論理合成し、当該合成画像データを前記メモリに記憶す
るものであって、前記メモリから前記第１の画像データ
と、前記メモリから前記第１の画像データに合成する第
２の画像データとを、これら画像データを含む前記区分
したワードを単位として順次読み出し、読み出された画
像データを複数ワードを単位としてレジスタに格納し、
前記レジスタに格納された第２の画像データを含むワー
ド内の当該第２の画像データを、前記読み出した第１の
画像データを含むワード内の当該第１の画像データを基
準にビット位置の整合処理して、前記読み出した第１の
画像データを含むワード内の当該第１の画像データに論
理合成することにより、前記第１の画像データが記憶さ
れた任意のビット位置から、任意ビット幅の前記第２の
画像データを論理合成し、当該論理合成処理した合成画
像データを前記第１の画像データを読み出した前記メモ
リのワード位置に前記ワードを単位として順次記憶する
ことを特徴とする画像処理方法にある。 また、本発明の特徴とするところは、多数のビットを
備え、予め定めたビット数から成るワード単位に区分さ
れ、複数ビットの集合から成る第１の画像データと、複
数ビットの集合から成る第２の画像データとを任意のビ
ット位置から記憶するメモリと、前記第１の画像データ
と前記第２の画像データとを前記区分したワードを単位
として順次入力し、入力された画像データを複数ワード
を単位としてレジスタに格納し、前記レジスタに格納さ
れた第２の画像データを含むワード内の当該第２の画像
データを、前記入力した第１の画像データを含むワード
内の当該第１の画像データを基準にビット位置の整合処
理して、前記入力した第１の画像データを含むワード内
の当該第１の画像データに論理合成することにより、前
記第１の画像データが記憶された任意のビット位置か
ら、任意ビット幅の前記第２の画像データを論理合成す
るデータ処理部と、前記メモリから前記第１の画像デー
タと、前記メモリから前記第１の画像と、データに合成
する第２の画像データとを、これら画像データを含む前
記区分したワードを単位として順次読み出して前記デー
タ処理部に人力し、前記データ処理部からの論理合成処
理した合成画像データを前記第１の画像データを読み掛
した前記メモリのワード位置に前記ワードを単位として
順次記憶するメモリアクセス部とを具備して成る画像処
理装置にある。 本発明の好適な実施態様によれば、第１の画像データ
は被合成画像データであり、第２の画像データは合成画
像データである。 また、本発明の好適な実施態様によれば、第１の画像
データ、第２の画像データはピクセルデータである。 更に、本発明の好適な実施態様によれば、ワード単位
のビット数はバイトのビット数と一致することにある。 上記のように構成すれば、画像データのアクセス単位
をワード単位とすることができるにも係わらず、メモリ
上において画像データの論理合成が可能となる。したが
って、マイクロプロセッサ等の処理装置と画像データを
記憶するメモリとの間に、画像データのビットアドレス
を生成する複雑な回路が不要となる。 また、画像の合成に際し、第１の画像データを基準と
し、当該第１の画像データの位置を、合成後の画像デー
タを格納すべき位置として予め定めているため、合成後
の画像データのワード単位でのメモリへの格納操作が容
易で、格納に要する処理がその分不要となり、結果的に
画像合成処理が高速となる。 〔発明の実施例〕 第１図に示す様な画像処理を例に取って説明を行う。
第１図において、M1はCRT（Cathode Ray Tube）画面と
１対１に対応する画像エリア、M2は合成する画像データ
格納してある格納エリア、XA,XBは画像エリアM1及び格
納エリアM2において実際に画像処理対象となる処理エリ
ア、WA0〜2,WB0,1は例えばビット長を16ビット単位に区
切るワード境界、R0〜ｗはラスター単位を表わし、na,n
bは処理エリアXA,XBの各ラスタR0〜ｍにおけるビットず
れの値、A0〜n,B0〜ｎは処理エリアXA,XBにおけるワー
ドアドレス、FCはビット開始値na,nbの異なる各処理エ
リアXA,XBを内部で位置合せ及び論理演算を行うためのM
odify機能である。 第１図に示した様に、画像エリアM1及び格納エリアM2
は、バイト或いはワード境界を意識した構造をとる。こ
れは、現在のマイクロプロセッサ等の演算処理単位がバ
イト或いはワード単位であり、従ってそのデータ及びア
ドレスがバイト或いはワード境界専用のアクセス方式を
とっているためである。しかし、画像処理を行う場合に
は、第１図に示した処理エリアXA,XBの様に、ワード境
界を無視したデータ配列をとる。このため、処理エリア
XA,XB間の画像処理を行うには、Modify機能FCでは特に
下記の３つの処理機能が必要になる。 （１） ビット開始位置na,nbの異なる処理エリアXA,XB
間で処理が可能となる様に、すなわち内部が例えばワー
ドデータを扱うプロセッサ等においてはワードデータに
変換を行う。 （２） 前述した様に、ワード境界の構造をとるメモリ
からデータアクセスは、ワード単位となるため、例えば
処理エリアXAのアドレスA0のデータは、naビットのデー
タは処理の対象外となる。従って、このnaビットのデー
タを演算処理から外し、且つ、保存する（マスク）機能
が必要となる。 （３） また、通常画像処理は画素を表わすピクセル単
位を基本に処理を行う、一方、このピクセル単位は、モ
ノクローム表示では１ピクセル１ビットで表わし、カラ
ー表示では１ピクセル複数ビット（通常は４ビット）で
表わす。従って、演算処理単位を任意のビット幅で行え
ること、及び前記（２）の機能が必要となる。上記した
３つの処理機能を持つModify機能FCの動作について第２
図を用いて説明する。なお第２図は、例えばワード単位
でデータをアクセスすることを前提にしており、以下の
説明では全てワード単位を前提とする。同図において、
SRC（Ａ），（Ｂ）は処理位エリアXBからリードしたソ
ースデータを格納するレジスタ、DST（Ａ），（Ｂ）は
処理エリアXAからリードしたデストネーションデータを
格納するレジスタ、MRG（Ａ），（Ｂ）は処理エリアXA,
XB間の演算処理結果、すなわち、レジスタSRC（Ａ），
（Ｂ）とレジスタ、DST（Ａ），（Ｂ）との演算処理結
果を格納するレジスタである。なお、上記したレジスタ
SRC（Ａ），（Ｂ）及びDST（Ａ），（Ｂ）は、それぞれ
２ワード分のデータ長を持つ。このうち、レジスタSRC
（Ａ），（Ｂ）は、処理エリアXA,XBの各ビットアドレ
スを表わすSN（＝nb）、DN（＝na）を用いて下記の動作
を行う。 （ａ） SN＞DNのとき、SN−DNの値だけ左にローテイト
する。 （ｂ） SN＜DNのとき、DN−SNの値だけ右にローテイト
する。 （ｃ） SN＝DNのとき、ローテイト動作なし。 この様に、各ビットアドレスnb（SN）、na（DN）を用
いて演算開始ビット位置を合せ、この時その演算処理対
象ビット幅は予め設定されたWNの幅だけ演算処理を行
い、その他の処理対象外のデータは保存する。ここで、
第２図ではレジスタDST（Ａ），（Ｂ）とレジスタMRG
（Ａ），（Ｂ）は別ハードウェア構造をとっているが、
同一のレジスタとしても動作への影響は全く無い。な
お、ローテイトしたレジスタSRC（Ａ），（Ｂ）の内容
は演算処理終了後、自動的に再度演算処理前のビット位
置まで復元する。 次に、第3,4,5,6,図を用いて、上述したModify機能FC
による処理エリアXA,XB間の画像処理を例えば４ビット
幅単位に行う場合の処理手順を詳細に説明する。第３図
において、S1は処理エリアXAの開始ワードアドレスA0を
設定する処理ステップ、S2は開始ビット位置位（アドレ
ス）naをSNに設定する処理ステップ、S3は処理エリアXB
の開始ワードアドレスB0を設定する処理ステップ、S4は
開始ビット位置（アドレス）nbをSNに設定する処理ステ
ップ、S5は前述したModify機能を有するModify機能FCに
おける処理ステップ、S6〜S9は処理エリアXBにおける処
理ステップで、S6は次のビットアドレスを求める処理ス
テップ、S7は次のSNを設定するための処理ステップ、S8
はワード単位でアドレスの更新する処理ステップ、S9は
次のワードデータをリードアクセスする処理ステップ、
S10〜S14は処理エリアXAにおける処理ステップで、S10
は次のビットアドレスを求める処理ステップ、S11は次
のDNを設定する処理ステップ、S12は演算結果が格納さ
れているレジスタMRG（Ａ）の内容をライトアクセスす
る処理ステップ、S13はワード単位でアドレスを更新す
る処理ステップ、S14は次のワードデータをリードアク
セスする処理ステップである。SB1,2は判定処理ステッ
プであり、下記の如く判定処理を行う。 （Ｉ） 処理ステップSB1の判定処理 処理ステップS6,7で求める次のビットアドレスの値に
より分岐の有無を判定する。処理ステップS6,7での処理
（（１）式）と判定方法（（２）式）を次に示す。 SN＝SN＋WN …（１） SN≧（10）Hex …（２） のとき分岐処理 すなわち、次の演算処理で現在のワード境界を越える
か越えないか（次のワードデータのリードアクセスが必
要が不必要か）を判定している。 （II） 処理ステップSB2の判定処理 処理ステップSB2では、上記（Ｉ）と同様に、DNにつ
いて処理ステップS10,11において更新し判定を行ってい
る。なお、ここで（Ｉ）と異なるのは DN≧（10）Hex …（３） のときにライトアクセス（S12）を行うことである。す
なわち、（３）式が成立したことは、現在のワード境界
における演算処理が終了したことを示しているため、レ
ジスタMRG（Ａ）のデータを処理エリアXAにライトアク
セスを行う。 これまで述べた動作を実際に、例えば処理エリアXAの
ビット開始位置na（DN）＝（Ａ）Hex,処理エリアXBのビ
ット開始位置nb（SN）＝（５）Hexとした場合を第４〜
６図に示す。なお、これら一連の図はラスタR0のみを表
わしたものである。 以上の実施例に対し、改良案を以下に説明する。これ
は、前記の実施例に対し、 （１） ワード単位でアドレス管理している従来のマイ
クロプロセッサでビット単位の演算処理を行うため、そ
の管理／制御が非常に複雑になるという点を改良したも
のである。 （２） 処理エリアXAと処理エリアXBのデータアクセス
タイミングが異なるため、その管理を行おうとすると処
理が複雑となるという点を改良したものである。 （３） 対象となる画像エリアM1及び格納エリアM2のデ
ータ量は、通常100K〜数M Byteと大容量となる。このた
め第３図で示した一連の処理フローは、演算ビツト幅WN
をByte単位（８ビット）で行ったとしても106のオーダ
の処理を行うことになり、処理ステップ数は１ステップ
でも減らす必要があり、この点を改良したものである。 上記の点を考慮し、以下に示す他の実施例は下記の特
徴を持つ。 （１） 内部の演算処理の管理は基本的に全てビットア
ドレスで管理される。 （２） このため、従来の例えばワードアドレス加算器
に加えて、ビットアドレスを管理するための例えば4bit
のビットアドレス加算器を新たに付加している。 （３） 上記ビットアドレス加算器では、現在のビット
アドレスと演算対象ビット幅の加算を行う。 （４） 上記ビットアドレス加算器と従来からのワード
アドレス加算器とのインターフェイスは、ビットアドレ
ス加算器の桁上げ信号で行う。 （５） 上記桁上げ信号は、内部の処理管理面から捉え
ると、現在のビット管理が次のサイクルで現在のワード
管理を越えるという予告信号であると見ることができ
る。すなわち、ビットアドレス加算器からの桁上げ信号
は、次のワード境界におけるビット演算に必要となるデ
ータをメモリからリードアクセスするための起動信号と
なる。 （６） 一方、上述した様に、ビットアドレス加算器と
ワードアドレス加算器は、ハードウエア的には一体であ
るが論理的に分割（桁上げ信号によるインターフェイ
ス）されている。 （７） 上記の如く論理的に分割されているために、ビ
ットアドレス加算器のみに注目すれば、ワード単位でサ
イクリックに動作する。従って、ビットアドレス加算器
の出力は、常にビットアドレス、すなわち、ワード境界
内におけるビットアドレスを自動的に表わしていること
になる。 （８） なお、これまで述べた桁上げ信号の取出し位置
を変えることにより、任意の2n境界でのビット管理を作
り出すことができる。 （９） また、ビットアドレス加算器では、演算対象ビ
ット幅を独立に加算するため、任意のビット幅演算がど
の時点においても容易に変更可能となる。 以下、上記した他の実施例を図面を用いて詳細に説明
する。 第７図において、ADWは例えばワードアドレス加算
器、MIFはメモリインターフェイス部であり、前述した
画像エリアM1及び格納エリアM2と、例えばワードデータ
のリード或いはライトアクセスを行い、FCは前述と基本
的に同等で３つの機能（１）〜（３）及び前述した処理
エリアXA,XBのビットアドレスを表わす値SN,DNによりロ
ーテイト動作（ａ）〜（ｂ）を行うModify機能、ADBは
例えば４ビット構成のビットアドレス加算器、WNRは演
算ビット幅を表わすWNの値を格納するレジスタ、SNRは
処理エリアXBにおける演算開始ビット位置SNを格納する
レジスタ、DNRは処理エリアXAにおける演算開始ビット
位置DNを格納するレジスタ、BRは上記３つの４ビットで
構成するレジスタWNR,SNR,DNRで構成されるビットレジ
スタ部、ACはビットアドレス加算器ADBからの桁上げ信
号、MAはワードアドレス加算器ADWから得られる例えば
ワード単位のアドレスバス、Ｄは例えばワード単位のデ
ータバスである。なお、このアドレスバスMA及びデータ
バスＤは画像エリアM1及び格納エリアM2をアクセスする
ためのバス、BMはビットレジスタ部BR及びビットアドレ
ス加算器から成るビット管理部である。なお、ビットレ
ジスタ部BRの内容（WN,SN,DN）はModify機能FCにおいて
使用される。 先ず、本発明のポイントとなるビット管理部BMの動作
の概略を下記する。 （イ） 演算開始ビット位置SN或いはDNを格納するレジ
スタSNR或いはDNRの何れか一方と、 （ロ） 演算ビット幅WNを格納するレジスタWNRを、 （ハ） ビットアドレス加算器ADBで加算して、次で行
う演算処理のための演算開始ビット位置SN或いはンDNを
求め、 （ニ） 再び、該当するレジスタSNR或いはDNRに格納す
る。 この様に、ビット管理部BMでは、演算ビット幅WNと演
算開始ビット位置SN或いはDNとの加算を行って、先行的
に次の演算開始ビット位置をハードウエアで求めてい
る。 なお、通常画像の合成処理は、２つの異なるエリアに
ある画像データ間の合成処理を行う。従って、各エリア
における演算開始ビット位置はそれぞれ異なる。このた
め、演算開始ビット位置を格納するレジスタは個別（SN
R及びDNR）に持つ必要がある。ここでは、レジスタSNR
の処理エリアXBの演算開始ビット位置の専用レジスタ
に、またレジスタDNRは処理エリアXAの演算開始ビット
位置専用のレジスタを持つ。従って、処理エリアXAにお
ける次の演算開始ビット位置DNを求めた場合には、その
加算結果DNはレジスタDNRヘ格納され、処理エリアXBの
次の演算開始ビット位置SNを求めた場合にはレジスタSN
Rへその値SNが格納される。 一方、レジスタWNRは、処理エリアXA,XBが異ってはい
ても演算ビット幅WNは同一の値をとるため、共通レジス
タとしている。このレジスタWNRは一連の処理が終了す
るまで、或いは故意に書き換えるまでは同一の値を保持
し続ける。 また、ビットアドレス加算器ADBは前述の如く４ビッ
ト構成をとるため、その表現し得る値の範囲は、（０）
HEX〜（Ｆ）HEXとなる。すなわち、ビットアドレス加算
器ADBの出力は、常にワード境界の範囲内におけるビッ
ト位置を表わしている。しかし、Modify機能FCが必要と
する演算ビット幅WNの情報としては、実際のビット幅情
報として（１）HEX〜（Ｆ）HEX、及びビット位置で言え
ばワード境界を越える値（10）HEXを含む範囲を必要と
する。このため、Modify機能FCは、演算ビット幅WNを第
８図の如く理解して機能する。 この様にビット管理部BMでは、ワード境界（４ビット
構成）内におけるビット位置（アドレス）の計算をサイ
クリックに行い、常にビットアドレスのみを表現する。 一方、従来からあるワード単位にアドレスを更新する
ワードアドレス加算器ADWは、ビット管理部BMから、何
らかの手段でワードアドレスの更新通知を必要とする。 以下では、ワードアドレス加算器ADWとビットアドレ
ス加算器ADB間におけるワードアドレス更新のためのイ
ンターフェイス方法について述べる。ワードアドレス加
算器ADWは、前述した様にワード単位でアドレス更新を
行うため、インターフェイス方法として、ビット管理部
BMのビットアドレス加算器ADBがワード境界を越えたこ
とを通知する方法をとる。すなわち、ビットアドレス加
算器ADBからの桁上り信号ACを用いた。しかし、前述し
た様に４ビット構成のビットアドレス加算器ADBが表現
し得る値、及び同じ４ビット構成のレジスタWNR,SNR,DN
Rが表現し得る値は全て（０）HEX〜（Ｆ）HEXである。
このため、前述した様に、演算ビット幅WNと演算開始ビ
ット位置SN或いはDNとの加算では、必ずしも桁上り信号
ACを得ることができない。例えばWN＝（Ｆ）HEXSN＝
（０）HEXのとき、本来ならば１ワード分の演算（第８
図の如く、16ビットの演算ビット幅を指定している）を
行うため、次の処理では現在のワード境界を越えること
になるが、（４）式の如くワード境界を越えることを示
す桁上り信号ACが出力されない。 WN＋SN＝（Ｆ）HEX＋（０）HEX＝（Ｆ）HEX …（４） このため、ビットアドレス加算器ADBでは、加算処理
を行う場合には、（４）式の如く必ず“1"を加算しなけ
ればならない。 （WN＋１）＋SN＝（Ｆ）HEX＋（１）HEX＋（０）HEX ＝（10）HEX …（４） この様に、“1"を加算することで必要な桁上り信号AC
を出力できる。従ってこの“1"を加算することは必要不
可欠なこととなる。 上述した桁上り信号ACは、次の演算サイクルにおい
て、そのビット位置が現在のワード境界を越えるか越え
ないかという判断信号として用いることができる。すな
わち、ビットアドレス加算器ADBからの桁上り信号AC
は、 （１） 新しいデータが必要になるという予告信号を見
ることができる。 （２） 且つ、この信号ACを用いてワードアドレス加算
器ADWを更新することで、上記（１）のデータをアクセ
スするためのアドレスを同時に生成できる ことになる。すなわち、ビットアドレス加算器ADBから
の桁上げ信号ACは、第９図に示す様に処理エリアXA,及
びXBに対するメモリインターフェイス部MIFのアクセス
タイミングとして用いることができる。また、演算開始
ビット位置SN及びDNを格納するレジスタSNR及びDNRが個
別に存在するため、上記（１），（２）はそれぞれの処
理エリアXA及びXB単位に機能することができる。 これまで述べた本発明の実施例を、第１図で示した画
像処理に適用した場合の処理フローを第10図に示す。 第10図において、P1は演算開始ビット位置nbまで含め
た処理エリアXBのアドレスBO及びnbを設定（nbはSNRに
設定される:SN＝nb）する処理ステップ、P2は演算開始
ビット位置naまで含めた処理エリアXAのアドレスAO及び
naを設定（naはDNRに設定される:DN＝na）する処理ステ
ップ、P3は前述したModify機能を有するModify機能FCに
おける処理ステップ、P4はビットアドレス加算器ADB及
びワードアドレス加算器ADWを用いて、処理エリアXBに
おける次の演算開始ビット位置SNを求める処理ステッ
プ、P5は上記P4と同様に処理エリアXAにおける次の演算
開始ビット位置SNを求める処理ステップ、XP1は処理エ
リアXBからワードデータをリードアクセスする処理ステ
ップ、XP2は処理エリアXAに対して演算結果をリードし
てライトアクセスする処理ステップ、XP3は処理エリアX
Aからワードデータをリードアクセスする処理ステッ
プ、PB1はラスターRO〜ｍ単位に一連の処理の終了を判
定する処理ステップ、XB1及びXB2は桁上り信号ACの有無
により、前記処理ステップXP1,XP2,XP3の実行を判定す
る処理ステップである。 上記した処理ステップXB1,XB2では、下記の判定処理
を行う。 （１） 次の演算処理の対象範囲が、現在のワード境界
内或いは境界外かを判定する。 （２） 処理ステップXB1では、現在のワード境界内
（第９図Case1）であれば処理ステップXP1は実行せず、
ワード境界内（第９図Case2）であれば処理エリアXBか
ら次の演算処理に必要となるワードデータをリードアク
セスする処理ステップXP1を実行する。 （３） 処理ステップXB2では、ワード境界外（第９図C
ase3）であれば処理ステップXP2,XP3は実行しない。し
かし、ワード境界外（第９図Case4）のときには、処理
エリアXAから上述した様に次のワードデータをリードア
クセスする処理ステップXP3を実行する。 （４） 更に、このCase4では以下の理由から処理エリ
アXAに対するライトアクセスする処理ステップXP2を実
行する。すなわち、処理エリアXAは前述（第１図）の如
くCRT画面と１対１に対応する画像エリアM1に含まれ、
これは演算処理したデータ（結果）のライトアクセス対
象エリアであることを示す。一方、レジスタDNRにある
処理エリアXAの演算開始ビット位置を管理するDNを用い
て次の開始位置を求めた結果、例えば現在のワード境界
を越えたことは１ワード分の演算処理が終了したことを
示す。 なお、以上の処理ステップXB1及びXB2における判定
は、前述した様にビットアドレス加算器ADBからの桁上
り信号ACの有無によって行われる。更に、この桁上り信
号ACがどのレジスタDNR或いはSNRを用いた時の信号であ
るかで第９図に示した４つのcaseは容易に区別できる。
従って、第11図に示す様に上記4caseの判断を例えばメ
モリインターフェイス部MIFで行うことにより、第10図
に示した処理ステップXB1及びXP1で構成される処理ステ
ップ群X1と処理ステップXB2,XP2及びXP3で構成される処
理ステップ群X2は削除できる。なお、第11図において、
P1〜5,PB1は第10図に示した各処理ステップと同様の処
理を行う処理ステップである。 これまで述べた本発明の動作を第12図〜第14図に示
す。これらの図に示した初期値は、処理エリアXBにおけ
る演算開始ビット位置SN＝（５）HEX,ワードアドレスを
BO、処理エリアXAにおける演算開始ビット位置DN＝
（Ａ）HEX,ワードアドレスをAO、また演算ビット幅WN＝
（３）HEXの場合を示している。第12図は、第９図にお
けるcase1及びcase3を示し、第13図はcase4をまた第14
図はcase2を示した図である。 以上のように構成すれば、以下の効果を達成できる。 （１） 従来のワードアドレス加算器ADWに新しくビッ
トアドレス加算器ADBを付加したことで、それぞれ演算
開始ビット位置SN或いはDNが異なるデータ間の演算処理
の管理及びその制御が単純化される。 （２） また、ビットアドレス加算器ADBの桁上げ信号A
Cをワードアドレス加算器ADWの更新信号とし、更に２つ
の個別のレジスタSNR及びDNRを設けることで、ビット管
理される内部演算処理に対してワード管理される処理エ
リアXA或いはXBへのデータアクセスタイミングが個別に
且つ容易に行える。 （３） ビット及びワードアドレスの管理、更に外部デ
ータのアクセス管理をハードウエア化することで、処理
フローが単純化され、その処理ステップが従来と比較
（第３図及び第11図参照）して1/3以下となり、処理の
高速化が図れる。 以上述べた実施例は、前述した様に下記のハードウエ
アにより容易に実現できる。 （１） ビットアドレス加算器ADB （２） ２つのレジスタSNR及びDNR 上記ハードウエアは、例えば外部データとのアクセス
単位がワードであれば４ビット構成、或いはアクセス単
位がバイトであれば３ビット構成となり、極めて付加す
るハードウエアの増加は少ないものですむ。しかし、こ
れに対するソフトウエア、すなわち処理性への効果は前
述の通り非常に大きな効果となる。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、画
像データのアクセス単位をワード単位とすることができ
るにも係わらず、メモリ上において画像データの論理合
成が可能となる。したがって、マイクロプロセッサ等の
処理装置と画像データを記憶するメモリとの間に、画像
データのビットアドレスを生成する複雑な回路が不要と
なる。 また、画像の合成に際し、第１の画像データを基準と
し、当該第１の画像データの位置を、合成後の画像デー
タを格納すべき位置として予め定めているため、合成後
の画像データのワード単位でのメモリへの格納操作が容
易で、格納に要する処理がその分不要となり、結果的に
画像合成処理が高速となる。
像処理方法および装置に関する。 〔発明の背景〕 画像データはメモリ上にビットデータの集合として記
憶される。したがって、メモリ上に記憶された一つの画
像データと、他の画像データとを合成処理する場合に
は、一つの画像データと他の画像データをビット単位に
読み出し、ビット単位に合成処理する必要がある。 一方、合成処理を行うマイクロプロセッサ等の処理装
置は、メモリに対するアクセス単位、及び演算処理単位
がバイト単位、あるいはワード単位である。この種の処
理装置により前記した画像データの処理を実現するため
には、画像データの各ビットのビットアドレスを生成す
る必要があり、マイクロプロセッサ等の処理装置と画像
データを記憶するメモリとの間に、画像データのビット
アドレスを生成する複雑な回路が必要となる。この種の
技術の参考となるものには、米国特許第4,435,792号公
報がある。 また、画像を記憶したメモリをワード単位に区分し、
ワード単位でのアクセスを可能としたものがあるが、メ
モリ上における画像データの移動に留まり、画像の合成
については考慮されていないのが現実である。この種の
技術の参考となるものには、特開昭59−119385号公報が
ある。 また、ワード単位にデータを読み出し、その中から必
要なデータを分離しようとする技術も存在する。この種
の技術の参考となるものには、特開昭53−83537号公報
がある。 更に、この種の処理を行う装置として関連あるものと
しては、ADVANCED MICRO DEVICES社のMicro Processor
Am 29116等が挙げられる。 〔発明の目的〕 本発明は上記の点に鑑みて成されたものであり、その
目的とするところは、画像データを記憶したメモリに対
し、ワード単位でのアクセスが可能で、しかも一つの画
像データと他の画像データとの合成が可能な画像処理方
法および装置を得ることにある。 〔発明の概要〕 上記の目的を達成するため、本発明の特徴とするとこ
ろは、多数のビットで構成され、予め定めたビット数か
ら成るワード単位に区分されたメモリに、複数ビットの
集合から成る第１の画像データと複数ビットの集合から
成る第２の画像データとを任意のビット位置から記憶
し、前記第１の画像データと前記第２の画像データとを
論理合成し、当該合成画像データを前記メモリに記憶す
るものであって、前記メモリから前記第１の画像データ
と、前記メモリから前記第１の画像データに合成する第
２の画像データとを、これら画像データを含む前記区分
したワードを単位として順次読み出し、読み出された画
像データを複数ワードを単位としてレジスタに格納し、
前記レジスタに格納された第２の画像データを含むワー
ド内の当該第２の画像データを、前記読み出した第１の
画像データを含むワード内の当該第１の画像データを基
準にビット位置の整合処理して、前記読み出した第１の
画像データを含むワード内の当該第１の画像データに論
理合成することにより、前記第１の画像データが記憶さ
れた任意のビット位置から、任意ビット幅の前記第２の
画像データを論理合成し、当該論理合成処理した合成画
像データを前記第１の画像データを読み出した前記メモ
リのワード位置に前記ワードを単位として順次記憶する
ことを特徴とする画像処理方法にある。 また、本発明の特徴とするところは、多数のビットを
備え、予め定めたビット数から成るワード単位に区分さ
れ、複数ビットの集合から成る第１の画像データと、複
数ビットの集合から成る第２の画像データとを任意のビ
ット位置から記憶するメモリと、前記第１の画像データ
と前記第２の画像データとを前記区分したワードを単位
として順次入力し、入力された画像データを複数ワード
を単位としてレジスタに格納し、前記レジスタに格納さ
れた第２の画像データを含むワード内の当該第２の画像
データを、前記入力した第１の画像データを含むワード
内の当該第１の画像データを基準にビット位置の整合処
理して、前記入力した第１の画像データを含むワード内
の当該第１の画像データに論理合成することにより、前
記第１の画像データが記憶された任意のビット位置か
ら、任意ビット幅の前記第２の画像データを論理合成す
るデータ処理部と、前記メモリから前記第１の画像デー
タと、前記メモリから前記第１の画像と、データに合成
する第２の画像データとを、これら画像データを含む前
記区分したワードを単位として順次読み出して前記デー
タ処理部に人力し、前記データ処理部からの論理合成処
理した合成画像データを前記第１の画像データを読み掛
した前記メモリのワード位置に前記ワードを単位として
順次記憶するメモリアクセス部とを具備して成る画像処
理装置にある。 本発明の好適な実施態様によれば、第１の画像データ
は被合成画像データであり、第２の画像データは合成画
像データである。 また、本発明の好適な実施態様によれば、第１の画像
データ、第２の画像データはピクセルデータである。 更に、本発明の好適な実施態様によれば、ワード単位
のビット数はバイトのビット数と一致することにある。 上記のように構成すれば、画像データのアクセス単位
をワード単位とすることができるにも係わらず、メモリ
上において画像データの論理合成が可能となる。したが
って、マイクロプロセッサ等の処理装置と画像データを
記憶するメモリとの間に、画像データのビットアドレス
を生成する複雑な回路が不要となる。 また、画像の合成に際し、第１の画像データを基準と
し、当該第１の画像データの位置を、合成後の画像デー
タを格納すべき位置として予め定めているため、合成後
の画像データのワード単位でのメモリへの格納操作が容
易で、格納に要する処理がその分不要となり、結果的に
画像合成処理が高速となる。 〔発明の実施例〕 第１図に示す様な画像処理を例に取って説明を行う。
第１図において、M1はCRT（Cathode Ray Tube）画面と
１対１に対応する画像エリア、M2は合成する画像データ
格納してある格納エリア、XA,XBは画像エリアM1及び格
納エリアM2において実際に画像処理対象となる処理エリ
ア、WA0〜2,WB0,1は例えばビット長を16ビット単位に区
切るワード境界、R0〜ｗはラスター単位を表わし、na,n
bは処理エリアXA,XBの各ラスタR0〜ｍにおけるビットず
れの値、A0〜n,B0〜ｎは処理エリアXA,XBにおけるワー
ドアドレス、FCはビット開始値na,nbの異なる各処理エ
リアXA,XBを内部で位置合せ及び論理演算を行うためのM
odify機能である。 第１図に示した様に、画像エリアM1及び格納エリアM2
は、バイト或いはワード境界を意識した構造をとる。こ
れは、現在のマイクロプロセッサ等の演算処理単位がバ
イト或いはワード単位であり、従ってそのデータ及びア
ドレスがバイト或いはワード境界専用のアクセス方式を
とっているためである。しかし、画像処理を行う場合に
は、第１図に示した処理エリアXA,XBの様に、ワード境
界を無視したデータ配列をとる。このため、処理エリア
XA,XB間の画像処理を行うには、Modify機能FCでは特に
下記の３つの処理機能が必要になる。 （１） ビット開始位置na,nbの異なる処理エリアXA,XB
間で処理が可能となる様に、すなわち内部が例えばワー
ドデータを扱うプロセッサ等においてはワードデータに
変換を行う。 （２） 前述した様に、ワード境界の構造をとるメモリ
からデータアクセスは、ワード単位となるため、例えば
処理エリアXAのアドレスA0のデータは、naビットのデー
タは処理の対象外となる。従って、このnaビットのデー
タを演算処理から外し、且つ、保存する（マスク）機能
が必要となる。 （３） また、通常画像処理は画素を表わすピクセル単
位を基本に処理を行う、一方、このピクセル単位は、モ
ノクローム表示では１ピクセル１ビットで表わし、カラ
ー表示では１ピクセル複数ビット（通常は４ビット）で
表わす。従って、演算処理単位を任意のビット幅で行え
ること、及び前記（２）の機能が必要となる。上記した
３つの処理機能を持つModify機能FCの動作について第２
図を用いて説明する。なお第２図は、例えばワード単位
でデータをアクセスすることを前提にしており、以下の
説明では全てワード単位を前提とする。同図において、
SRC（Ａ），（Ｂ）は処理位エリアXBからリードしたソ
ースデータを格納するレジスタ、DST（Ａ），（Ｂ）は
処理エリアXAからリードしたデストネーションデータを
格納するレジスタ、MRG（Ａ），（Ｂ）は処理エリアXA,
XB間の演算処理結果、すなわち、レジスタSRC（Ａ），
（Ｂ）とレジスタ、DST（Ａ），（Ｂ）との演算処理結
果を格納するレジスタである。なお、上記したレジスタ
SRC（Ａ），（Ｂ）及びDST（Ａ），（Ｂ）は、それぞれ
２ワード分のデータ長を持つ。このうち、レジスタSRC
（Ａ），（Ｂ）は、処理エリアXA,XBの各ビットアドレ
スを表わすSN（＝nb）、DN（＝na）を用いて下記の動作
を行う。 （ａ） SN＞DNのとき、SN−DNの値だけ左にローテイト
する。 （ｂ） SN＜DNのとき、DN−SNの値だけ右にローテイト
する。 （ｃ） SN＝DNのとき、ローテイト動作なし。 この様に、各ビットアドレスnb（SN）、na（DN）を用
いて演算開始ビット位置を合せ、この時その演算処理対
象ビット幅は予め設定されたWNの幅だけ演算処理を行
い、その他の処理対象外のデータは保存する。ここで、
第２図ではレジスタDST（Ａ），（Ｂ）とレジスタMRG
（Ａ），（Ｂ）は別ハードウェア構造をとっているが、
同一のレジスタとしても動作への影響は全く無い。な
お、ローテイトしたレジスタSRC（Ａ），（Ｂ）の内容
は演算処理終了後、自動的に再度演算処理前のビット位
置まで復元する。 次に、第3,4,5,6,図を用いて、上述したModify機能FC
による処理エリアXA,XB間の画像処理を例えば４ビット
幅単位に行う場合の処理手順を詳細に説明する。第３図
において、S1は処理エリアXAの開始ワードアドレスA0を
設定する処理ステップ、S2は開始ビット位置位（アドレ
ス）naをSNに設定する処理ステップ、S3は処理エリアXB
の開始ワードアドレスB0を設定する処理ステップ、S4は
開始ビット位置（アドレス）nbをSNに設定する処理ステ
ップ、S5は前述したModify機能を有するModify機能FCに
おける処理ステップ、S6〜S9は処理エリアXBにおける処
理ステップで、S6は次のビットアドレスを求める処理ス
テップ、S7は次のSNを設定するための処理ステップ、S8
はワード単位でアドレスの更新する処理ステップ、S9は
次のワードデータをリードアクセスする処理ステップ、
S10〜S14は処理エリアXAにおける処理ステップで、S10
は次のビットアドレスを求める処理ステップ、S11は次
のDNを設定する処理ステップ、S12は演算結果が格納さ
れているレジスタMRG（Ａ）の内容をライトアクセスす
る処理ステップ、S13はワード単位でアドレスを更新す
る処理ステップ、S14は次のワードデータをリードアク
セスする処理ステップである。SB1,2は判定処理ステッ
プであり、下記の如く判定処理を行う。 （Ｉ） 処理ステップSB1の判定処理 処理ステップS6,7で求める次のビットアドレスの値に
より分岐の有無を判定する。処理ステップS6,7での処理
（（１）式）と判定方法（（２）式）を次に示す。 SN＝SN＋WN …（１） SN≧（10）Hex …（２） のとき分岐処理 すなわち、次の演算処理で現在のワード境界を越える
か越えないか（次のワードデータのリードアクセスが必
要が不必要か）を判定している。 （II） 処理ステップSB2の判定処理 処理ステップSB2では、上記（Ｉ）と同様に、DNにつ
いて処理ステップS10,11において更新し判定を行ってい
る。なお、ここで（Ｉ）と異なるのは DN≧（10）Hex …（３） のときにライトアクセス（S12）を行うことである。す
なわち、（３）式が成立したことは、現在のワード境界
における演算処理が終了したことを示しているため、レ
ジスタMRG（Ａ）のデータを処理エリアXAにライトアク
セスを行う。 これまで述べた動作を実際に、例えば処理エリアXAの
ビット開始位置na（DN）＝（Ａ）Hex,処理エリアXBのビ
ット開始位置nb（SN）＝（５）Hexとした場合を第４〜
６図に示す。なお、これら一連の図はラスタR0のみを表
わしたものである。 以上の実施例に対し、改良案を以下に説明する。これ
は、前記の実施例に対し、 （１） ワード単位でアドレス管理している従来のマイ
クロプロセッサでビット単位の演算処理を行うため、そ
の管理／制御が非常に複雑になるという点を改良したも
のである。 （２） 処理エリアXAと処理エリアXBのデータアクセス
タイミングが異なるため、その管理を行おうとすると処
理が複雑となるという点を改良したものである。 （３） 対象となる画像エリアM1及び格納エリアM2のデ
ータ量は、通常100K〜数M Byteと大容量となる。このた
め第３図で示した一連の処理フローは、演算ビツト幅WN
をByte単位（８ビット）で行ったとしても106のオーダ
の処理を行うことになり、処理ステップ数は１ステップ
でも減らす必要があり、この点を改良したものである。 上記の点を考慮し、以下に示す他の実施例は下記の特
徴を持つ。 （１） 内部の演算処理の管理は基本的に全てビットア
ドレスで管理される。 （２） このため、従来の例えばワードアドレス加算器
に加えて、ビットアドレスを管理するための例えば4bit
のビットアドレス加算器を新たに付加している。 （３） 上記ビットアドレス加算器では、現在のビット
アドレスと演算対象ビット幅の加算を行う。 （４） 上記ビットアドレス加算器と従来からのワード
アドレス加算器とのインターフェイスは、ビットアドレ
ス加算器の桁上げ信号で行う。 （５） 上記桁上げ信号は、内部の処理管理面から捉え
ると、現在のビット管理が次のサイクルで現在のワード
管理を越えるという予告信号であると見ることができ
る。すなわち、ビットアドレス加算器からの桁上げ信号
は、次のワード境界におけるビット演算に必要となるデ
ータをメモリからリードアクセスするための起動信号と
なる。 （６） 一方、上述した様に、ビットアドレス加算器と
ワードアドレス加算器は、ハードウエア的には一体であ
るが論理的に分割（桁上げ信号によるインターフェイ
ス）されている。 （７） 上記の如く論理的に分割されているために、ビ
ットアドレス加算器のみに注目すれば、ワード単位でサ
イクリックに動作する。従って、ビットアドレス加算器
の出力は、常にビットアドレス、すなわち、ワード境界
内におけるビットアドレスを自動的に表わしていること
になる。 （８） なお、これまで述べた桁上げ信号の取出し位置
を変えることにより、任意の2n境界でのビット管理を作
り出すことができる。 （９） また、ビットアドレス加算器では、演算対象ビ
ット幅を独立に加算するため、任意のビット幅演算がど
の時点においても容易に変更可能となる。 以下、上記した他の実施例を図面を用いて詳細に説明
する。 第７図において、ADWは例えばワードアドレス加算
器、MIFはメモリインターフェイス部であり、前述した
画像エリアM1及び格納エリアM2と、例えばワードデータ
のリード或いはライトアクセスを行い、FCは前述と基本
的に同等で３つの機能（１）〜（３）及び前述した処理
エリアXA,XBのビットアドレスを表わす値SN,DNによりロ
ーテイト動作（ａ）〜（ｂ）を行うModify機能、ADBは
例えば４ビット構成のビットアドレス加算器、WNRは演
算ビット幅を表わすWNの値を格納するレジスタ、SNRは
処理エリアXBにおける演算開始ビット位置SNを格納する
レジスタ、DNRは処理エリアXAにおける演算開始ビット
位置DNを格納するレジスタ、BRは上記３つの４ビットで
構成するレジスタWNR,SNR,DNRで構成されるビットレジ
スタ部、ACはビットアドレス加算器ADBからの桁上げ信
号、MAはワードアドレス加算器ADWから得られる例えば
ワード単位のアドレスバス、Ｄは例えばワード単位のデ
ータバスである。なお、このアドレスバスMA及びデータ
バスＤは画像エリアM1及び格納エリアM2をアクセスする
ためのバス、BMはビットレジスタ部BR及びビットアドレ
ス加算器から成るビット管理部である。なお、ビットレ
ジスタ部BRの内容（WN,SN,DN）はModify機能FCにおいて
使用される。 先ず、本発明のポイントとなるビット管理部BMの動作
の概略を下記する。 （イ） 演算開始ビット位置SN或いはDNを格納するレジ
スタSNR或いはDNRの何れか一方と、 （ロ） 演算ビット幅WNを格納するレジスタWNRを、 （ハ） ビットアドレス加算器ADBで加算して、次で行
う演算処理のための演算開始ビット位置SN或いはンDNを
求め、 （ニ） 再び、該当するレジスタSNR或いはDNRに格納す
る。 この様に、ビット管理部BMでは、演算ビット幅WNと演
算開始ビット位置SN或いはDNとの加算を行って、先行的
に次の演算開始ビット位置をハードウエアで求めてい
る。 なお、通常画像の合成処理は、２つの異なるエリアに
ある画像データ間の合成処理を行う。従って、各エリア
における演算開始ビット位置はそれぞれ異なる。このた
め、演算開始ビット位置を格納するレジスタは個別（SN
R及びDNR）に持つ必要がある。ここでは、レジスタSNR
の処理エリアXBの演算開始ビット位置の専用レジスタ
に、またレジスタDNRは処理エリアXAの演算開始ビット
位置専用のレジスタを持つ。従って、処理エリアXAにお
ける次の演算開始ビット位置DNを求めた場合には、その
加算結果DNはレジスタDNRヘ格納され、処理エリアXBの
次の演算開始ビット位置SNを求めた場合にはレジスタSN
Rへその値SNが格納される。 一方、レジスタWNRは、処理エリアXA,XBが異ってはい
ても演算ビット幅WNは同一の値をとるため、共通レジス
タとしている。このレジスタWNRは一連の処理が終了す
るまで、或いは故意に書き換えるまでは同一の値を保持
し続ける。 また、ビットアドレス加算器ADBは前述の如く４ビッ
ト構成をとるため、その表現し得る値の範囲は、（０）
HEX〜（Ｆ）HEXとなる。すなわち、ビットアドレス加算
器ADBの出力は、常にワード境界の範囲内におけるビッ
ト位置を表わしている。しかし、Modify機能FCが必要と
する演算ビット幅WNの情報としては、実際のビット幅情
報として（１）HEX〜（Ｆ）HEX、及びビット位置で言え
ばワード境界を越える値（10）HEXを含む範囲を必要と
する。このため、Modify機能FCは、演算ビット幅WNを第
８図の如く理解して機能する。 この様にビット管理部BMでは、ワード境界（４ビット
構成）内におけるビット位置（アドレス）の計算をサイ
クリックに行い、常にビットアドレスのみを表現する。 一方、従来からあるワード単位にアドレスを更新する
ワードアドレス加算器ADWは、ビット管理部BMから、何
らかの手段でワードアドレスの更新通知を必要とする。 以下では、ワードアドレス加算器ADWとビットアドレ
ス加算器ADB間におけるワードアドレス更新のためのイ
ンターフェイス方法について述べる。ワードアドレス加
算器ADWは、前述した様にワード単位でアドレス更新を
行うため、インターフェイス方法として、ビット管理部
BMのビットアドレス加算器ADBがワード境界を越えたこ
とを通知する方法をとる。すなわち、ビットアドレス加
算器ADBからの桁上り信号ACを用いた。しかし、前述し
た様に４ビット構成のビットアドレス加算器ADBが表現
し得る値、及び同じ４ビット構成のレジスタWNR,SNR,DN
Rが表現し得る値は全て（０）HEX〜（Ｆ）HEXである。
このため、前述した様に、演算ビット幅WNと演算開始ビ
ット位置SN或いはDNとの加算では、必ずしも桁上り信号
ACを得ることができない。例えばWN＝（Ｆ）HEXSN＝
（０）HEXのとき、本来ならば１ワード分の演算（第８
図の如く、16ビットの演算ビット幅を指定している）を
行うため、次の処理では現在のワード境界を越えること
になるが、（４）式の如くワード境界を越えることを示
す桁上り信号ACが出力されない。 WN＋SN＝（Ｆ）HEX＋（０）HEX＝（Ｆ）HEX …（４） このため、ビットアドレス加算器ADBでは、加算処理
を行う場合には、（４）式の如く必ず“1"を加算しなけ
ればならない。 （WN＋１）＋SN＝（Ｆ）HEX＋（１）HEX＋（０）HEX ＝（10）HEX …（４） この様に、“1"を加算することで必要な桁上り信号AC
を出力できる。従ってこの“1"を加算することは必要不
可欠なこととなる。 上述した桁上り信号ACは、次の演算サイクルにおい
て、そのビット位置が現在のワード境界を越えるか越え
ないかという判断信号として用いることができる。すな
わち、ビットアドレス加算器ADBからの桁上り信号AC
は、 （１） 新しいデータが必要になるという予告信号を見
ることができる。 （２） 且つ、この信号ACを用いてワードアドレス加算
器ADWを更新することで、上記（１）のデータをアクセ
スするためのアドレスを同時に生成できる ことになる。すなわち、ビットアドレス加算器ADBから
の桁上げ信号ACは、第９図に示す様に処理エリアXA,及
びXBに対するメモリインターフェイス部MIFのアクセス
タイミングとして用いることができる。また、演算開始
ビット位置SN及びDNを格納するレジスタSNR及びDNRが個
別に存在するため、上記（１），（２）はそれぞれの処
理エリアXA及びXB単位に機能することができる。 これまで述べた本発明の実施例を、第１図で示した画
像処理に適用した場合の処理フローを第10図に示す。 第10図において、P1は演算開始ビット位置nbまで含め
た処理エリアXBのアドレスBO及びnbを設定（nbはSNRに
設定される:SN＝nb）する処理ステップ、P2は演算開始
ビット位置naまで含めた処理エリアXAのアドレスAO及び
naを設定（naはDNRに設定される:DN＝na）する処理ステ
ップ、P3は前述したModify機能を有するModify機能FCに
おける処理ステップ、P4はビットアドレス加算器ADB及
びワードアドレス加算器ADWを用いて、処理エリアXBに
おける次の演算開始ビット位置SNを求める処理ステッ
プ、P5は上記P4と同様に処理エリアXAにおける次の演算
開始ビット位置SNを求める処理ステップ、XP1は処理エ
リアXBからワードデータをリードアクセスする処理ステ
ップ、XP2は処理エリアXAに対して演算結果をリードし
てライトアクセスする処理ステップ、XP3は処理エリアX
Aからワードデータをリードアクセスする処理ステッ
プ、PB1はラスターRO〜ｍ単位に一連の処理の終了を判
定する処理ステップ、XB1及びXB2は桁上り信号ACの有無
により、前記処理ステップXP1,XP2,XP3の実行を判定す
る処理ステップである。 上記した処理ステップXB1,XB2では、下記の判定処理
を行う。 （１） 次の演算処理の対象範囲が、現在のワード境界
内或いは境界外かを判定する。 （２） 処理ステップXB1では、現在のワード境界内
（第９図Case1）であれば処理ステップXP1は実行せず、
ワード境界内（第９図Case2）であれば処理エリアXBか
ら次の演算処理に必要となるワードデータをリードアク
セスする処理ステップXP1を実行する。 （３） 処理ステップXB2では、ワード境界外（第９図C
ase3）であれば処理ステップXP2,XP3は実行しない。し
かし、ワード境界外（第９図Case4）のときには、処理
エリアXAから上述した様に次のワードデータをリードア
クセスする処理ステップXP3を実行する。 （４） 更に、このCase4では以下の理由から処理エリ
アXAに対するライトアクセスする処理ステップXP2を実
行する。すなわち、処理エリアXAは前述（第１図）の如
くCRT画面と１対１に対応する画像エリアM1に含まれ、
これは演算処理したデータ（結果）のライトアクセス対
象エリアであることを示す。一方、レジスタDNRにある
処理エリアXAの演算開始ビット位置を管理するDNを用い
て次の開始位置を求めた結果、例えば現在のワード境界
を越えたことは１ワード分の演算処理が終了したことを
示す。 なお、以上の処理ステップXB1及びXB2における判定
は、前述した様にビットアドレス加算器ADBからの桁上
り信号ACの有無によって行われる。更に、この桁上り信
号ACがどのレジスタDNR或いはSNRを用いた時の信号であ
るかで第９図に示した４つのcaseは容易に区別できる。
従って、第11図に示す様に上記4caseの判断を例えばメ
モリインターフェイス部MIFで行うことにより、第10図
に示した処理ステップXB1及びXP1で構成される処理ステ
ップ群X1と処理ステップXB2,XP2及びXP3で構成される処
理ステップ群X2は削除できる。なお、第11図において、
P1〜5,PB1は第10図に示した各処理ステップと同様の処
理を行う処理ステップである。 これまで述べた本発明の動作を第12図〜第14図に示
す。これらの図に示した初期値は、処理エリアXBにおけ
る演算開始ビット位置SN＝（５）HEX,ワードアドレスを
BO、処理エリアXAにおける演算開始ビット位置DN＝
（Ａ）HEX,ワードアドレスをAO、また演算ビット幅WN＝
（３）HEXの場合を示している。第12図は、第９図にお
けるcase1及びcase3を示し、第13図はcase4をまた第14
図はcase2を示した図である。 以上のように構成すれば、以下の効果を達成できる。 （１） 従来のワードアドレス加算器ADWに新しくビッ
トアドレス加算器ADBを付加したことで、それぞれ演算
開始ビット位置SN或いはDNが異なるデータ間の演算処理
の管理及びその制御が単純化される。 （２） また、ビットアドレス加算器ADBの桁上げ信号A
Cをワードアドレス加算器ADWの更新信号とし、更に２つ
の個別のレジスタSNR及びDNRを設けることで、ビット管
理される内部演算処理に対してワード管理される処理エ
リアXA或いはXBへのデータアクセスタイミングが個別に
且つ容易に行える。 （３） ビット及びワードアドレスの管理、更に外部デ
ータのアクセス管理をハードウエア化することで、処理
フローが単純化され、その処理ステップが従来と比較
（第３図及び第11図参照）して1/3以下となり、処理の
高速化が図れる。 以上述べた実施例は、前述した様に下記のハードウエ
アにより容易に実現できる。 （１） ビットアドレス加算器ADB （２） ２つのレジスタSNR及びDNR 上記ハードウエアは、例えば外部データとのアクセス
単位がワードであれば４ビット構成、或いはアクセス単
位がバイトであれば３ビット構成となり、極めて付加す
るハードウエアの増加は少ないものですむ。しかし、こ
れに対するソフトウエア、すなわち処理性への効果は前
述の通り非常に大きな効果となる。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、画
像データのアクセス単位をワード単位とすることができ
るにも係わらず、メモリ上において画像データの論理合
成が可能となる。したがって、マイクロプロセッサ等の
処理装置と画像データを記憶するメモリとの間に、画像
データのビットアドレスを生成する複雑な回路が不要と
なる。 また、画像の合成に際し、第１の画像データを基準と
し、当該第１の画像データの位置を、合成後の画像デー
タを格納すべき位置として予め定めているため、合成後
の画像データのワード単位でのメモリへの格納操作が容
易で、格納に要する処理がその分不要となり、結果的に
画像合成処理が高速となる。
【図面の簡単な説明】
第１図は本発明が対象とする画像データ処理を示す図、
第２図、第３図、第４図、第５図、第６図は本発明の一
実施例を示す図、第７図、第８図、第９図、第10図、第
11図、第12図、第13図、第14図は本発明の他の実施例を
示す図である。 ADB……ビットアドレス加算器 WNR……演算ビット幅WNを格納するレジスタ SNR……演算開始ビット位置SNを格納するレジスタ DNR……演算開始ビット位置DNを格納するレジスタ AC……桁上げ信号
第２図、第３図、第４図、第５図、第６図は本発明の一
実施例を示す図、第７図、第８図、第９図、第10図、第
11図、第12図、第13図、第14図は本発明の他の実施例を
示す図である。 ADB……ビットアドレス加算器 WNR……演算ビット幅WNを格納するレジスタ SNR……演算開始ビット位置SNを格納するレジスタ DNR……演算開始ビット位置DNを格納するレジスタ AC……桁上げ信号
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 青津 広明
横浜市戸塚区吉田町292番地 株式会社
日立製作所マイクロエレクトロニクス機
器開発研究所内
(72)発明者 占部 喜一郎
奏野市堀山下１番地 株式会社日立製作
所神奈川工場内
(56)参考文献 特開 昭53−83537（ＪＰ，Ａ)
特開 昭58−178470（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．多数のビットで構成され、予め定めたビット数から
成るワード単位に区分されたメモリに、複数ビットの集
合から成る第１の画像データと複数ビットの集合から成
る第２の画像データとを任意のビット位置から記憶し、
前記第１の画像データと前記第２の画像データとを論理
合成し、当該合成画像データを前記メモリに記憶するも
のであって、 前記メモリから前記第１の画像データと、前記メモリか
ら前記第１の画像データに合成する第２の画像データと
を、これら画像データを含む前記区分したワードを単位
として順次読み出し、読み出された画像データを複数ワ
ードを単位としてレジスタに格納し、 前記レジスタに格納された第２の画像データを含むワー
ド内の当該第２の画像データを、前記読み出した第１の
画像データを含むワード内の当該第１の画像データを基
準にビット位置の整合処理して、前記読み出した第１の
画像データを含むワード内の当該第１の画像データに論
理合成することにより、前記第１の画像データが記憶さ
れた任意のビット位置から、任意ビット幅の前記第２の
画像データを論理合成し、 当該論理合成処理した合成画像データを前記第１の画像
データを読み出した前記メモリのワード位置に前記ワー
ドを単位として順次記憶することを特徴とする画像処理
方法。 ２．第１の画像データは被合成画像データであり、第２
の画像データは合成画像データであることを特徴とする
特許請求の範囲第１項記載の画像処理方法。 ３．第１の画像データ、第２の画像データはピクセルデ
ータであることを特徴とする特許請求の範囲第１項記載
の画像処理方法。 ４．ワード単位のビット数はバイトのビット数と一致す
ることを特徴とする特許請求の範囲第１項記載の画像処
理方法。 ５．多数のビットを備え、予め定めたビット数から成る
ワード単位に区分され、複数ビットの集合から成る第１
の画像データと、複数ビットの集合から成る第２の画像
データとを任意のビット位置から記憶するメモリと、 前記第１の画像データと前記第２の画像データとを前記
区分したワードを単位として順次入力し、入力された画
像データを複数ワードを単位としてレジスタに格納し、
前記レジスタに格納された第２の画像データを含むワー
ド内の当該第２の画像データを、前記入力した第１の画
像データを含むワード内の当該第１の画像データを基準
にビット位置の整合処理して、前記入力した第１の画像
データを含むワード内の当該第１の画像データに論理合
成することにより、前記第１の画像データが記憶された
任意のビット位置から、任意ビット幅の前記第２の画像
データを論理合成するデータ処理部と、 前記メモリから前記第１の画像データと、前記メモリか
ら前記第１の画像と、 データに合成する第２の画像データとを、これら画像デ
ータを含む前記区分したワードを単位として順次読み出
して前記データ処理部に人力し、前記データ処理部から
の論理合成処理した合成画像データを前記第１の画像デ
ータを読み掛した前記メモリのワード位置に前記ワード
を単位として順次記憶するメモリアクセス部と を具備して成る画像処理装置。 ６．第１の画像データは被合成画像データであり、第２
の画像データは合成画像データであることを特徴とする
特許請求の範囲第５項記載の画像処理装置。 ７．第１の画像データ、第２の画像データはピクセルデ
ータであることを特徴とする特許請求の範囲第５項記載
の画像処理装置。 ８．ワード単位のビット数はバイトのビット数と一致す
ることを特徴とする特許請求の範囲第５項記載の画像処
理装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208257A JP2914966B2 (ja) | 1984-10-05 | 1984-10-05 | 画像処理方法および装置 |
| US06/779,794 US5034900A (en) | 1984-10-05 | 1985-09-24 | Method and apparatus for bit operational process |
| DE3535518A DE3535518C2 (de) | 1984-10-05 | 1985-10-04 | Bildprozessorsystem und Verfahren zur Verarbeitung von Daten in einem Bildspeicher |
| KR1019850007309A KR900005227B1 (ko) | 1984-10-05 | 1985-10-04 | 비트연산 처리장치 |
| US07/641,064 US5175816A (en) | 1984-10-05 | 1991-01-14 | Method and apparatus for bit operational process |
| US07/836,738 US5265204A (en) | 1984-10-05 | 1992-02-19 | Method and apparatus for bit operational process |
| US07/988,311 USRE34635E (en) | 1984-10-05 | 1992-12-09 | Method and apparatus for bit operational process |
| US08/436,526 US6552730B1 (en) | 1984-10-05 | 1995-05-08 | Method and apparatus for bit operational process |
| US08/487,399 US6437790B1 (en) | 1984-10-05 | 1995-06-07 | Apparatus for bit operational process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208257A JP2914966B2 (ja) | 1984-10-05 | 1984-10-05 | 画像処理方法および装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8025021A Division JP2728077B2 (ja) | 1996-02-13 | 1996-02-13 | 画像合成処理方法 |
| JP8025020A Division JP2735065B2 (ja) | 1996-02-13 | 1996-02-13 | 画像処理プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6186850A JPS6186850A (ja) | 1986-05-02 |
| JP2914966B2 true JP2914966B2 (ja) | 1999-07-05 |
Family
ID=16553241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208257A Expired - Lifetime JP2914966B2 (ja) | 1984-10-05 | 1984-10-05 | 画像処理方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914966B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350726A (ja) * | 1991-05-29 | 1992-12-04 | Nec Corp | マイクロプロセッサ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4103329A (en) * | 1976-12-28 | 1978-07-25 | International Business Machines Corporation | Data processing system with improved bit field handling |
-
1984
- 1984-10-05 JP JP59208257A patent/JP2914966B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6186850A (ja) | 1986-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |