JP2927293B2 - ダイナミック型半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体メモリ装置に関す
る。

（従来の技術） MOS型半導体メモリのうち、１トランジスタ/1キャパ
シタからなるダイナミックRAM（DRAM）は最も高集積化
が進んでいる。最近のDRAMにはランダムアクセスモード
のほかに、ページ・モード，ニブル・モード，スタティ
ック・カラム・モードといった高速アクセスモードが搭
載されている。一方で、１行分のデータを高速かつシリ
アルにアクセスできるシリアル・アクセスも、画像処理
の分野或いはキャッシュメモリを用いたコンピュータ・
システム分野からの要求が強い。

従来のページモードは、選択された１行文のデータに
関してランダムにかつ高速にアクセスできるモードであ
る。このページ・モードのリード・サイクルのタイミン
グ・チャートを第９図に、ライト・サイクルのタイミン
グ・チャートを第10図にそれを示す、いずれも、ロウ・
アドレス・ストローブ信号（▲▼）をアクティブ
した状態でカラム・アドレス・ストローブ信号（▲
▼）をトグルさせ、▲▼の降下の際にカラム・
アドレスを取り込むことにより、カラム方向に関してラ
ンダムにリード或はライト動作ができる。したがってこ
のページ・モードを用いれば、外部からシリアルにアド
レスを与えることによって、１行文のデータを高速にか
つシリアルにアクセスする，シリアル・アクセスができ
る。

しかしこのページ・モードを利用したシリアル・アク
セスでは、カラム・アドレスを▲▼のトグルに対
応して毎回外部から取り込む必要があるため、速度的に
は限界がある。その理由を具体的に第９図，第10図を用
いて説明すると、▲▼の降下エッジに対して、カ
ラム・アドレス・セットアップ時間t_ASC、カラム・アド
レス・ホールド時間t_CAHが設定されているために、カラ
ム・アドレスのストローブに要するタイミング上のマー
ジンが必要になるからである。

一方、通常のDRAMに搭載されているモードにニブル・
モードがある。第11図および第12図にそれぞれ、ニブル
・モードでのリード・サイクルおよびライト・サイクル
のタイミング・チャートを示す。このニブル・モード
は、▲▼のトグルのみによってカラム方向の連続
したビットの高速アクセスを行う点で前述のページ・モ
ードと類似する。ただし、ニブル・モードでは、▲
▼の第２サイクル以降についてはカラム・アドレスの
取り込みを必要としない。この点でニブル・モードより
も高速であり、これが大きい利点になっている。

しかしニブル・モードは、アクセスできるビット数に
限界があるのが最大の難点であり、シリアル・アクセス
には応用できない。アクセスできるビット数に限界があ
る理由は、次のような事情による。ニブル・モードで
は、複数個のデータを一括して▲▼の第１サイク
ルにおいてデータラッチ・レジスタに送り、ここから▲
▼のトグルにより順次出力ポートにデータの転送
する事によって高速アクセスを実現している。したがっ
て、データラッチ用のレジスタの数がアクセスできるビ
ット数の限界になっているのである。レジスタの数と１
行分のデータ数が同じであれば、１行分のデータを高速
かつシリアルにアクセスできることになるが、主として
チップ面積の制約から、現在では４ビット・ニブルが一
般的になっている。

（発明が解決しようとする課題） 以上のように従来のDRAMにおいて、１行分の全てのデ
ータを高速にシリアル・アクセスするには、ページ・モ
ードでは高速性に難点があり、ニブル・モードではチッ
プ面積の点からアクセスできるビットに限界がある、と
いった問題があった。

本発明はこの様な問題を解決して、高速のシリアル・
アクセスを可能としたDRAMを提供することを目的とす
る。

［発明の構成］ （課題の解決するための手段） 本発明のダイナミック型半導体メモリ装置は、複数の
ダイナミック型メモリセルがロウ及びカラムにマトリク
ス状に配置されたメモリアレイと、前記メモリアレイ内
のロウを選択するロー・デコーダと、カラム・アドレス
を保持するカラム・アドレス・バッファと、前記カラム
・アドレス・バッファに保持されたカラム・アドレスに
応じて前記メモリアレイ内のカラムを選択するカラム・
デコーダと選択されたロウに配置された複数のメモリセ
ルのうち、少なくとも２ビット以上を連続してアクセス
するシリアル・アクセスモード時に、カラム・アドレス
・ストローブ信号のトグル動作に応じて順次カウント・
アップされ、連続したカラム・アドレスを発生して前記
カラム・アドレス・バッファに供給し、前記メモリアレ
イのリフレッシュ・アドレスをカウント・アップし、前
記ロウ・アドレス・バッファに供給するシリアル・アド
レス・カウンタとを具備している。

また、本発明のダイナミック型半導体メモリ装置は、
複数のダイナミック型メモリセルがロウ及びカラムにマ
イトリクス状に配置されたメモリアレイと、前記メモリ
アレイ内のロウを選択するロー・デコーダと、カラム・
アドレスに応じて前記メモリアレイ内のカラムを選択す
るカラム・デコーダと、選択されたロウに配置された複
数のメモリセルのうち、少なくとも２ビット以上の連続
してアクセスするシリアル・アクセスモード時に、カラ
ム・アドレス・ストローブ信号のトグル動作に応じて順
次カウント・アップを発生して前記カラム・デコーダに
供給し、前記メモリアレイのリフレッシュ時にリフレッ
シュ・アドレスをカウント・アップし、前記ロウ・デコ
ーダに供給するシリアル・アドレス・カウンタとを具備
している。

さらに、本発明のダイナミック型半導体メモリ装置
は、リフレッシュ・アドレスを保持するレジレジスタを
有し、シリアル・アドレス・カウンタはリフレッシュ時
にレジスタに保持されたリフレッシュ・アドレスにより
プリセットされる。

（作用） 本発明によれば、ページ・モードにおいて毎回の▲
▼のトグルに際してカラム・アドレスを外部から取
り込む必要がない。したがって、カラム・アドレス・セ
ットアップ時間t_ASCやカラム・アドレス・ホールド時間
t_CAHなどのタイミング・マージンを必要とせず、より高
速のページ・モードの動作が実現できる。またシリアル
・アドレス・カウンタによりシリアル・アドレスを発生
させる事により、高速のシリアル・アクセス・モードが
実現できる。しかも、シリアル・アドレス・カウンタを
設ける事は、ニブル・モードにおいて１行分のデータを
蓄えるデータラッチ・レジスタを設ける場合と比較する
と、チップ面積の増大は小さい。さらにシリアル・アド
レス・カウンタをシリアル・アクセスモード時のカウン
タとリフレッシュ時のリフレッシュ・カウンタに共用し
ているため、チップサイズの大型化を防止できる。

（実施例） 以下、本発明の実施例の説明する。

第１図は、本発明が適用されるDRAMの要部構成を示す
ブロック図である。外部アドレスを取り込むロウ・アド
レス・バッファ1,カラム・アドレス・バッファ２、これ
らのアドレス・バッファ1,2を駆動するクロック・ジェ
ネレータ3,4、取り込まれたアドレスをデコードするカ
ラム・デコーダ5,ロウ・デコーダ６、これらのデコーダ
出力により駆動される１トランジスタ/1キャパシタのメ
モリセルが配置されたメモリセルアレイ７、メモリセル
アレイ７とデータのやり取りを行うセンスアンプおよび
I/Oゲート８、入出力データをラッチする入力バッファ
9,出力バッファ10、基板バイアス発生回路11、メモリセ
ルアレイのセルフ・リフレッシュのためのリフレッシュ
・カウンタ12を有する。これら主要な構成は従来のDRAM
と変わらない。この例ではこれらのほか、カラム方向の
シリアル・アドレスを発生させるシリアル・アドレス・
カウンタ13を内蔵している。このシリアル・アドレス・
カウンタ13は、▲▼のトグルに対応してカウント
・アップされるように構成されており、その出力がカラ
ム・アドレス・バッファ２に入力されるようになってい
る。

第２図は、第１図の構成を僅かに変更した実施例であ
る。この例では、シリアル・アドレス・カウンタ13の出
力がカラム・アドレス・バッファ２の入力部ではなく出
力部、すなわちカラム・デコーダ５の入力部に直接入力
されている。この点を除き、第１図の実施例と同じであ
る。

第３図（ａ）は、この例に用いられるシリアル・アド
レス・カウンタ13の具体的構成例である。このシリアル
・アドレス・カウンタは、第３図（ｂ）に等価回路を示
し、同図（ｃ）に記号で示したようなクロックドCMOSイ
ンバータを構成要素とするシフトレジスタ型のカウンタ
であり、図では初段とｉ段目を示している。このカウン
タの構成要素であるクロックドCMOSインバータの導通，
非導通を制御するクロックとしては、最下位アドレス・
カウンタにはカラム・アドレスのラッチ信号CLTC,▲
▼それ以外のアドレス順位のカウンタにはそれぞ
れ一つ下位のアドレス・カウンタの出力が入力される。
この様のアドレス・カウンタを縦続接続することによっ
て、所定ビット数例えば１行分のアドレスを発生するシ
リアル・アドレス・カウンタが構成される。シリアル・
アドレス・カウンタはリセット用トランジスタQ1,Q2,…
を有し、リセット信号CSET,▲▼によって初期
化できるようになっている。

第４図は、上記したシリアル・アドレス・カウンタの
動作を示すタイミング図である。これを用いてシリアル
・アドレス・カウンタの動作を説明すると、まず▲
▼が降下してアクティブになると、リセット信号CSET
が“H"レベル、▲▼が“L"レベルとなり、これ
によりシリアル・アドレス・カウンタのリセット用トラ
ンジスタQ1,Q2,…が非導通になる。そして▲▼の
降下により、ロウ・アドレスが取り込まれ、これから時
間τ１経過後に、カラム・アドレスのラッチ信号CLTCが
“H"レベル，▲▼が“L"レベルになることによ
り、カラム・アドレスが受け付けられる。このときシリ
アル・アドレス・カウンタは、出力A0s,A1s,A2s,…のす
べてが“0"にセットされる。その後、▲▼のトグ
ルによって信号CLTCが“H"レベル，▲▼が“L"
レベルになると、A0s＝1,A1s＝0,A2s＝0,…となり、次
にラッチ信号CLTCが“H"レベル，▲▼が“L"レ
ベルになると、A0s＝1,A1s＝1,A2s＝0,…となり、以下
順次CLTC,▲▼のトグルによってカウント・ア
ップされる。

したがってこのシリアル・アドレス・カウンタの出力
を、第１図に示すようにカラム・アドレス・バッファを
介し、或いは第２図に示すように直接カラム・デコーダ
に入力することにより、ページ・モードを利用したシリ
アル・アクセス・モードが実現できる。

この例によれば、カラム・アドレス・ストローブ信号
に応じて外部からのカラム・アドレスを供給せずシリア
ル・アクセスができるため、従来のページ・モードに比
べて高速のシリアス・アクセス機能の実現する事ができ
る。またニブル・モードにおけるようにシリアル・アク
セスのビット数が制限されることはない。

次に本発明をポインタ機能付きのDRAMに適用した例に
つき説明する。ここにポインタ機能とは、カラム・アド
レスに対して任意のアドレスからのシリアル・アクセス
を可能とする、いわば頭出し機能である。この様な機能
は、例えば画像用メモリにおいて、水平方向のドット・
スクロール等を容易にする上で有用なものである。

第５図はその様な例のDRAMに内蔵されるシリアル・ア
ドレス・カウンタである。DRAMの全体構成は第１図或い
は第２図と同様である。ここでは、ｉ段目のみ示してい
る。このシリアル・アドレス・カウンタは所謂プリセッ
ト型カウンタであり、シリアル・アドレスを順に発生す
る主カウンタ51と、この主カウンタ51のデータをラッチ
して次段の主カウンタを制御するための従カウンタ52、
およびこれらを外部アドレスに対してプリセットするプ
リセット・ポート53を有する。

第６図はこのシリアル・アドレス・カウンタの制御ク
ロックCTiを発生するクロック発生回路である。プリセ
ット・ポート53に入る制御クロック信号▲▼が
“L"レベルの間は最初のクロックCT0が発生せず、制御
クロック▲▼が“H"レベルになることにより、
▲▼のトグルに同期して発生するラッチ信号CLTC
に同期して順次1/2分周されたクロックCT1,CT2,…が発
生するように構成されている。

次に第５図のシリアル・アドレス・カウンタの動作を
第７図のタイミング図を参照して説明する。外部制御信
号▲▼が降下してロウ・アドレスが取り込まれた
後、▲▼の降下から時間t1でラッチ信号CLTCが
“H"レベルになり、カラム・アドレスの受け付けが開始
される。ラッチ信号CLTCは▲▼の降下により再び
“L"レベルに低下する事により、カラム・アドレスがラ
ッチされる。これと並行して、▲▼が降下するま
での制御信号▲▼が“H"レベルの間に、プリセ
ット・ポート53に入力されたデータAic,▲▼によ
ってシリアル・アドレス・カウンタは外部アドレスに対
してプリセットされる。第７図では、２ビット分のシリ
アル・アドレス・カウンタの場合について、最下位アド
レスA0が“H"レベル、次のアドレスA1が“L"レベルにプ
リセットされた状態を示している。この後▲▼の
トグルに対応してラッチ信号▲▼が動作し、こ
れによりクロックCT0が“H"レベルに、またこのクロッ
クCT0とカウンタ出力S0sにより次のクロックCT1が“H"
レベルに、というようにクロックが入る。この結果シリ
アル・アドレス・カウンタは、プリセットされた状態
（S0＝1,S1＝０）から、S0＝0,S1＝１、次いでS0＝1,S1
＝１というようにカウントアップされる。

このプリセット型シリアル・アドレス・カウンタの出
力が先の実施例と同様にカラム・アドレス・バッファを
介して、或いは直接カラム・デコーダに入力されて、ペ
ージ・モードを応用したシリアル・アクセス・モードが
実現される。

この例によっても先の例と同様の効果が得られる。

ところでDRAMは、第１図，第２図に示したようにオー
ト・リフレッシュ用のリフレッシュ・カウンタを内蔵す
るものが一般的である。したがって本発明を実施するに
当たって、シリアル・アクセスのためのシリアル・アド
レス・カウンタとリフレッシュ・カウンタとを共有する
ことが考えられる。その場合、ｎ回のリフレッシュ・サ
イクルを連続してではなく途中にシリアル・アクセス・
モードを挟んで行うこともあり得るため、リフレッシュ
・アドレスを一時保持するレジスタが必要になる。

第８図は、その様な事情を考慮した本発明の実施例に
係わるDRAMでのオート・リフレッシュ用兼シリアル・ア
クセス用のカウンタの概略構成である。カウンタ回路81
と並列にリフレッシュ・アドレス・レジスタ回路82が設
けられ、これらの間でデータのやり取りができるように
なっている。リフレッシュ・アドレスは常にリフレッシ
ュ・アドレス・レジスタ回路82を通して出力されるよう
にし、かつカウンタ回路81はこのリフレッシュ・アドレ
ス・レジスタ回路82にラッチされたアドレスに対しても
プリセット可能としておく。これによって、リフレッシ
ュ・サイクルを途中で中断してシリアル・アクセス・モ
ードを実行し、その後中断したリフレッシュ・サイクル
を続けるということが可能になる。

この様にリフレッシュ・カウンタとシリアル・アドレ
ス・カウンタを共用することによって、DARMのチップ面
積の有効利用が図られる。

［発明の効果］ 以上述べたように本発明によれば、チップ内にシリア
ル・アドレスカウンタを内蔵することによって、高速の
シリアル・アクセス・モード動作を可能としたDRAMを得
ることができる。しかも、シリアル・アドレス・カウン
タをシリアル・アクセスモード時のカウンタと、リフレ
ッシュ時のリフレッシュ・カウンタに共有しているた
め、チップサイズの大型化を防止できる。

【図面の簡単な説明】

第１図は本発明に適用されるDRAMの構成を示すブロック
図、 第２図は他の例のDRAMの構成を示すブロック図、 第３図（ａ）（ｂ）（ｃ）はDRAMに内蔵するシリアル・
アドレス・カウンタの等価回路とその構成要素であるク
ロックドCMOSインバータを示す図、 第４図はそのシリアル・アドレス・カウンタの動作を説
明するためのタイミング図、 第５図は他のシリアル・アドレス・カウンタの構成例を
示す等価回路図、 第６図はそのクロック発生回路の構成例を示す等価回路
図、 第７図は同じく動作を説明するためのタイミング図、 第８図は本発明の実施例を示すものであり、リフレッシ
ュ・カウンタと共用したシリアル・アドレス・カウンタ
の構成例を示すブロック図、 第９図はDRAMのページ・モードのリード・サイクルを示
すタイミング図、 第10図は同じくライト・サイクルを示すタイミング図、 第11図はニブル・モードのリード・サイクルを示すタイ
ミング図、 第12図は同じくライト・サイクルを示すタイミング図で
ある。 １……ロウ・アドレス・バッファ、２……カラム・アド
レス・バッファ、3,4……クロック・ジェネレータ、５
……カラム・デコーダ、６……ロウ・デコーダ、７……
メモリセルアレイ、８……センスアンプ/I/Oゲート、９
……入力バッファ、10……出力バッファ、11……基板バ
イアス発生回路、12……リフレッシュ・カウンタ、13…
…シリアル・アドレス・カウンタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−82588（ＪＰ，Ａ) 特開 昭62−6482（ＪＰ，Ａ) 特開 昭61−134989（ＪＰ，Ａ) 特開 昭61−170994（ＪＰ，Ａ) 特開 昭62−214577（ＪＰ，Ａ) 特開 平３−71484（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】複数のダイナミック型メモリセルがロウ及
   びカラムにマトリクス状に配置されたメモリアレイと、 前記メモリアレイ内のロウを選択するロー・デコーダ
   と、 カラム・アドレスを保持するカラム・アドレス・バッフ
   ァと、 前記カラム・アドレス・バッファに保持されたカラム・
   アドレスに応じて前記メモリアレイ内のカラムを選択す
   るカラム・デコーダと、 選択されたロウに配置された複数のメモリセルのうち、
   少なくとも２ビット以上を連続してアクセスするシリア
   ル・アクセスモード時に、カラム・アドレス・ストロー
   ブ信号のトグル動作に応じて順次カウント・アップさ
   れ、連続したカラム・アドレスを発生して前記カラム・
   アドレス・バッファに供給し、前記メモリアレイのリフ
   レッシュ時にリフレッシュ・アドレスをカウント・アッ
   プし、前記ロウ・アドレス・バッファに供給するシリア
   ル・アドレス・カウンタと、 前記リフレッシュ・アドレスを保持するレジスタとを具
   備し、 前記シリアル・アドレス・カウンタはリフレッシュ時に
   前記レジスタに保持されたリフレッシュ・アドレスによ
   りプリセットされることを特徴とするダイナミック型半
   導体メモリ装置。
2. 【請求項２】複数のダイナミック型メモリセルがロウ及
   びカラムにマトリクス状に配置されたメモリアレイと、 前記メモリアレイ内のロウを選択するロー・デコーダ
   と、 カラム・アドレスに応じて前記メモリアレイ内のカラム
   を選択するカラム・デコーダと、 選択されたロウに配置された複数のメモリセルのうち、
   少なくとも２ビット以上を連続してアクセスするシリア
   ル・アクセスモード時に、カラム・アドレス・ストロー
   ブ信号のトグル動作に応じて順次カウント・アップさ
   れ、連続したカラム・アドレスを発生して前記カラム・
   デコーダに供給し、前記メモリアレイのリフレッシュ時
   にリフレッシュ・アドレスをカウント・アップし、前記
   ロウ・デコーダに供給するシリアル・アドレス・カウン
   タと、 前記リフレッシュ・アドレスを保持するレジスタとを具
   備し、 前記シリアル・アドレス・カウンタはリフレッシュ時に
   前記レジスタに保持されたリフレッシュ・アドレスによ
   りプリセットされることを特徴とするダイナミック型半
   導体メモリ装置。
3. 【請求項３】複数のダイナミック型メモリセルがロウ及
   びカラムにマトリクス状に配置されたメモリアレイと、 前記メモリアレイ内のロウを選択するロー・デコーダ
   と、 カラム・アドレスを保持するカラム・アドレス・バッフ
   ァと、 前記カラム・アドレス・バッファに保持されたカラム・
   アドレスに応じて前記メモリアレイ内のカラムを選択す
   るカラム・デコーダと、 選択されたロウに配置された複数のメモリセルのうち、
   少なくとも２ビット以上を連続してアクセスするシリア
   ル・アクセスモード時に、カラム・アドレス・ストロー
   ブ信号のトグル動作に応じて順次カウント・アップさ
   れ、連続したカラム・アドレスを発生して前記カラム・
   アドレス・バッファに供給し、前記メモリアレイのリフ
   レッシュ時にリフレッシュ・アドレスをカウント・アッ
   プし、前記ロウ・アドレス・バッファに供給するシリア
   ル・アドレス・カウンタと を具備することを特徴とするダイナミック型半導体メモ
   リ装置。
4. 【請求項４】複数のダイナミック型メモリセルがロウ及
   びカラムにマトリクス状に配置されたメモリアレイと、 前記メモリアレイ内のロウを選択するロー・デコーダ
   と、 カラム・アドレスに応じて前記メモリアレイ内のカラム
   を選択するカラム・デコーダと、 選択されたロウに配置された複数のメモリセルのうち、
   少なくとも２ビット以上を連続してアクセスするシリア
   ル・アクセスモード時に、カラム・アドレス・ストロー
   ブ信号のトグル動作に応じて順次カウント・アップさ
   れ、連続したカラム・アドレスを発生して前記カラム・
   デコーダに供給し、前記メモリアレイのリフレッシュ時
   にリフレッシュ・アドレスをカウント・アップし、前記
   ロウ・デコーダに供給するシリアル・アドレス・カウン
   タと を具備することを特徴とするダイナミック型半導体メモ
   リ装置。
5. 【請求項５】前記シリアル・アドレス・カウンタは、任
   意のカラム・アドレスからシリアル・アクセスを実現す
   るため、外部カラム・アドレスによりプリセットされる
   ことを特徴とする請求項１乃至４のいずれかに記載のダ
   イナミック型半導体メモリ装置。