JP2937136B2 - 半導体集積回路のノイズ信頼性検証方法及び検証システ ム - Google Patents
半導体集積回路のノイズ信頼性検証方法及び検証システ ムInfo
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- JP2937136B2 JP2937136B2 JP8251687A JP25168796A JP2937136B2 JP 2937136 B2 JP2937136 B2 JP 2937136B2 JP 8251687 A JP8251687 A JP 8251687A JP 25168796 A JP25168796 A JP 25168796A JP 2937136 B2 JP2937136 B2 JP 2937136B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
ノイズ信頼性検証方法及び検証システムに関し、特に C
MOS (Complementary Metal Oxide Semiconductor)の同
期式回路 (Synchronous Circuit) のハンドクラフト設
計手法（トランジスタベースのレイアウト設計）におけ
る設計情報に対して、ノイズの影響で回路の誤動作を引
き起こす波形鈍り(Slew Rate) の大きい設計箇所を検証
する半導体集積回路のノイズ信頼性検証方法及び検証シ
ステムに関する。
ノイズ信頼性検証方法及び検証システムに関し、特に C
MOS (Complementary Metal Oxide Semiconductor)の同
期式回路 (Synchronous Circuit) のハンドクラフト設
計手法（トランジスタベースのレイアウト設計）におけ
る設計情報に対して、ノイズの影響で回路の誤動作を引
き起こす波形鈍り(Slew Rate) の大きい設計箇所を検証
する半導体集積回路のノイズ信頼性検証方法及び検証シ
ステムに関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路のノイズ
信頼性検証方法乃至検証システムは、回路が受けるノイ
ズによる誤動作を抑制する為に設計段階において、回路
シミュレータやより高速な遅延シミュレータによって回
路がノイズを受ける場合のシミュレーションを行い、ノ
イズによって誤動作することのないように設計を行って
いた。具体的には、回路の入力端子にテストパタンを与
え、ノイズの発生を考慮したシミュレーションを行い、
回路の出力端子に出力される値が、正常な場合に得られ
る期待値と一致するかどうかを検証していた。もし、出
力の値が期待値と一致しない場合には、ノイズの影響に
よって回路の論理状態が変更されてしまったことを意味
する。このような場合には、設計者はそのテストパタン
から、ノイズの影響を受けたと考えられる回路の部分を
特定し、ノイズによって誤動作しないように設計変更を
行っていた。このことは、たとえば、『1989年、ASIC
デザインハンドブック、株式会社サイエンスフォーラ
ム、182 頁』、『1987年、LSI設計製作技術、株式会社
電気書院、147 頁』に示されている。
信頼性検証方法乃至検証システムは、回路が受けるノイ
ズによる誤動作を抑制する為に設計段階において、回路
シミュレータやより高速な遅延シミュレータによって回
路がノイズを受ける場合のシミュレーションを行い、ノ
イズによって誤動作することのないように設計を行って
いた。具体的には、回路の入力端子にテストパタンを与
え、ノイズの発生を考慮したシミュレーションを行い、
回路の出力端子に出力される値が、正常な場合に得られ
る期待値と一致するかどうかを検証していた。もし、出
力の値が期待値と一致しない場合には、ノイズの影響に
よって回路の論理状態が変更されてしまったことを意味
する。このような場合には、設計者はそのテストパタン
から、ノイズの影響を受けたと考えられる回路の部分を
特定し、ノイズによって誤動作しないように設計変更を
行っていた。このことは、たとえば、『1989年、ASIC
デザインハンドブック、株式会社サイエンスフォーラ
ム、182 頁』、『1987年、LSI設計製作技術、株式会社
電気書院、147 頁』に示されている。
【０００３】
【発明が解決しようとする課題】上述した従来技術は、
大規模な回路に対して網羅的な検証を行う場合には、膨
大なテストパタンの作成と膨大なシミュレーション時間
が必要となり、現実的に網羅的な検証を行うことは不可
能であり、限られたテストパタンによる検証を行わざる
をえず、その結果、テストパタンとして用意されていな
かった条件において、ノイズの影響を受けて回路が誤動
作してしまうという問題があった。
大規模な回路に対して網羅的な検証を行う場合には、膨
大なテストパタンの作成と膨大なシミュレーション時間
が必要となり、現実的に網羅的な検証を行うことは不可
能であり、限られたテストパタンによる検証を行わざる
をえず、その結果、テストパタンとして用意されていな
かった条件において、ノイズの影響を受けて回路が誤動
作してしまうという問題があった。
【０００４】本発明の目的は、大規模な半導体集積回路
の設計段階において、ノイズの影響で回路の誤動作を引
き起こす波形鈍りの大きい設計箇所を高速かつ網羅的に
検証出来る確実で信頼性のある検証方法ならびに検証シ
ステムを提供することにある。
の設計段階において、ノイズの影響で回路の誤動作を引
き起こす波形鈍りの大きい設計箇所を高速かつ網羅的に
検証出来る確実で信頼性のある検証方法ならびに検証シ
ステムを提供することにある。
【０００５】波形鈍りの大きい設計箇所がノイズの影響
を受けると遅延時間が著しく増加する。これによって、
クロック周期内に正しい論理の転送が出来なくなり、誤
動作の原因となる。本発明によって波形鈍りの大きい設
計箇所を網羅的に求め、適切な設計変更を行うことによ
り、ノイズの影響により回路が誤動作することのない信
頼性の高い半導体集積回路を設計することが出来る。
を受けると遅延時間が著しく増加する。これによって、
クロック周期内に正しい論理の転送が出来なくなり、誤
動作の原因となる。本発明によって波形鈍りの大きい設
計箇所を網羅的に求め、適切な設計変更を行うことによ
り、ノイズの影響により回路が誤動作することのない信
頼性の高い半導体集積回路を設計することが出来る。
【０００６】
【０００７】
【課題を解決するための手段】第１の発明は、 ハンドク
ラフト設計手法におけるCMOSの同期式回路の設計情報に
対してノイズの影響で回路の誤動作を引き起こす波形鈍
りの大きい設計箇所を検証する方法であって、前記設計
情報で示される被検証回路の部分回路の出力波形鈍りの
最大値を求め、求められた前記出力波形鈍りの最大値が
予め許容される波形鈍りの制限値に違反している前記部
分回路を求めることを特徴とする。
ラフト設計手法におけるCMOSの同期式回路の設計情報に
対してノイズの影響で回路の誤動作を引き起こす波形鈍
りの大きい設計箇所を検証する方法であって、前記設計
情報で示される被検証回路の部分回路の出力波形鈍りの
最大値を求め、求められた前記出力波形鈍りの最大値が
予め許容される波形鈍りの制限値に違反している前記部
分回路を求めることを特徴とする。
【０００８】
【０００９】また、第２の発明は、ハンドクラフト設計
手法におけるCMOS の同期式回路の設計情報に対してノ
イズの影響で回路の誤動作を引き起こす波形鈍りの大き
い設計箇所を検証する方法であって、以下のステップ
(a)乃至(d)を有することを特徴とする。(a) 前記設計情
報で示される被検証回路のトランジスタレベルのネット
リストに相当する情報から部分回路のネットリストの情
報を検出する。(b) 前記部分回路のネットリストの情報
から部分回路の出力波形鈍りが最も大きくなる前記部分
回路の入力パタンを求める。(c) 前記部分回路のネット
リストの情報と前記入力パタンの情報から過渡解析を行
い、前記部分回路の出力波形鈍りの最大値を求める。
(d) 求められた前記出力波形鈍りの最大値がノイズに対
して許容される波形鈍りの制限値を満足していない前記
部分回路を求める。
手法におけるCMOS の同期式回路の設計情報に対してノ
イズの影響で回路の誤動作を引き起こす波形鈍りの大き
い設計箇所を検証する方法であって、以下のステップ
(a)乃至(d)を有することを特徴とする。(a) 前記設計情
報で示される被検証回路のトランジスタレベルのネット
リストに相当する情報から部分回路のネットリストの情
報を検出する。(b) 前記部分回路のネットリストの情報
から部分回路の出力波形鈍りが最も大きくなる前記部分
回路の入力パタンを求める。(c) 前記部分回路のネット
リストの情報と前記入力パタンの情報から過渡解析を行
い、前記部分回路の出力波形鈍りの最大値を求める。
(d) 求められた前記出力波形鈍りの最大値がノイズに対
して許容される波形鈍りの制限値を満足していない前記
部分回路を求める。
【００１０】
【００１１】また、第３の発明は、ハンドクラフト設計
手法におけるCMOS の同期式回路の設計情報に対してノ
イズの影響で回路の誤動作を引き起こす波形鈍りの大き
い設計箇所を検証するシステムであって、以下の手段
(a)乃至(d)を有することを特徴とする。(a) 前記設計情
報で示される被検証回路のトランジスタレベルのネット
リストに相当する情報から部分回路のネットリストの情
報を検出する部分回路網検出手段と、(b) 検出された前
記部分回路のネットリストの情報から前記部分回路の出
力波形鈍りが最も大きくなる前記部分回路の入力パタン
を求める入力パタン生成手段と、(c) 前記部分回路のネ
ットリストの情報と前記入力パタンの情報から過渡解析
を行い、前記部分回路の出力波形鈍りの最大値を求める
過渡解析手段と、(d) 求められた前記出力波形鈍りの最
大値がノイズに対して許容される波形鈍りの制限値を満
足していない前記部分回路を求めるエラー判定手段。
手法におけるCMOS の同期式回路の設計情報に対してノ
イズの影響で回路の誤動作を引き起こす波形鈍りの大き
い設計箇所を検証するシステムであって、以下の手段
(a)乃至(d)を有することを特徴とする。(a) 前記設計情
報で示される被検証回路のトランジスタレベルのネット
リストに相当する情報から部分回路のネットリストの情
報を検出する部分回路網検出手段と、(b) 検出された前
記部分回路のネットリストの情報から前記部分回路の出
力波形鈍りが最も大きくなる前記部分回路の入力パタン
を求める入力パタン生成手段と、(c) 前記部分回路のネ
ットリストの情報と前記入力パタンの情報から過渡解析
を行い、前記部分回路の出力波形鈍りの最大値を求める
過渡解析手段と、(d) 求められた前記出力波形鈍りの最
大値がノイズに対して許容される波形鈍りの制限値を満
足していない前記部分回路を求めるエラー判定手段。
【００１２】本発明の第2のノイズ信頼性検証方法及び
検証システムにおいて、部分回路網検出手段(図6の11)
は、半導体集積回路の設計情報からトランジスタが VDD
からVSS にかけてチャネル接続する部分回路情報を検
出する。入力パタン生成手段(図6の22)は、部分回路情
報から部分回路の出力波形鈍りが最も大きくなる部分回
路の入力パタンを求める。過渡解析手段(図6の23)は、
部分回路と入力パタンの情報から過渡解析を行い、部分
回路の出力波形鈍りの最大値を求める。エラー判定手段
(図6の24)は、部分回路の出力波形鈍りの最大値が許容
される波形鈍りの制限値に違反していないか判定する。
検証システムにおいて、部分回路網検出手段(図6の11)
は、半導体集積回路の設計情報からトランジスタが VDD
からVSS にかけてチャネル接続する部分回路情報を検
出する。入力パタン生成手段(図6の22)は、部分回路情
報から部分回路の出力波形鈍りが最も大きくなる部分回
路の入力パタンを求める。過渡解析手段(図6の23)は、
部分回路と入力パタンの情報から過渡解析を行い、部分
回路の出力波形鈍りの最大値を求める。エラー判定手段
(図6の24)は、部分回路の出力波形鈍りの最大値が許容
される波形鈍りの制限値に違反していないか判定する。
【００１３】
【発明の実施の形態】次に、本発明の第1の実施の形態
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【００１４】図１は、本発明の第1の実施の形態を示す
ブロック図、図２は、第1の実施の形態の動作を示すフ
ローチャート、図３〜図５は第1の実施の形態の動作説
明図である。
ブロック図、図２は、第1の実施の形態の動作を示すフ
ローチャート、図３〜図５は第1の実施の形態の動作説
明図である。
【００１５】図1を参照すると、本発明の第1の実施の形
態は、情報を記憶する記憶装置1と、プログラム制御に
より動作するデータ処理装置2と、ディスプレイ装置や
印刷装置等の出力装置3とを含んで構成される。
態は、情報を記憶する記憶装置1と、プログラム制御に
より動作するデータ処理装置2と、ディスプレイ装置や
印刷装置等の出力装置3とを含んで構成される。
【００１６】記憶装置1は、全回路網記憶部4と、部分回
路網記憶部5と、最大抵抗記憶部6と、負荷容量記憶部7
と、時定数記憶部8と、時定数制限値記憶部9と、検証結
果記憶部10とを備えている。
路網記憶部5と、最大抵抗記憶部6と、負荷容量記憶部7
と、時定数記憶部8と、時定数制限値記憶部9と、検証結
果記憶部10とを備えている。
【００１７】全回路網記憶部4は、集積回路のトランジ
スタレベルのネットリストに相当する情報を予め記憶し
ている。トランジスタレベルのネットリストとは、トラ
ンジスタ、抵抗、キャパシタ等の接続関係およびそれぞ
れのモデルパラメータ、値などで論理回路を記述したも
のである。一般に、トランジスタレベルのネットリスト
は、LPE (Layout Parameter Extractor) 等のソフトウ
ェアによって、レイアウトデザインデータ(マスクパタ
ーン)から得ることが出来る。部分回路網記憶部5は、VD
D から VSS にかけてチャネル接続するトランジスタと
それらトランジスタが駆動する配線容量、配線抵抗及び
トランジスタからなる部分回路のネットリストの情報を
記憶する。最大抵抗記憶部6は、部分回路が動作する際
の最大抵抗の情報を記憶する。負荷容量記憶部7は、部
分回路の負荷容量の情報を記憶する。時定数記憶部8
は、部分回路の時定数の情報を記憶する。時定数制限値
記憶部9は、ノイズに対して許容される時定数の制限値
の情報を記憶する。検証結果記憶部10は、ノイズに対し
て許容される時定数の制限値を違反した部分回路とその
時定数の情報等を記憶する。
スタレベルのネットリストに相当する情報を予め記憶し
ている。トランジスタレベルのネットリストとは、トラ
ンジスタ、抵抗、キャパシタ等の接続関係およびそれぞ
れのモデルパラメータ、値などで論理回路を記述したも
のである。一般に、トランジスタレベルのネットリスト
は、LPE (Layout Parameter Extractor) 等のソフトウ
ェアによって、レイアウトデザインデータ(マスクパタ
ーン)から得ることが出来る。部分回路網記憶部5は、VD
D から VSS にかけてチャネル接続するトランジスタと
それらトランジスタが駆動する配線容量、配線抵抗及び
トランジスタからなる部分回路のネットリストの情報を
記憶する。最大抵抗記憶部6は、部分回路が動作する際
の最大抵抗の情報を記憶する。負荷容量記憶部7は、部
分回路の負荷容量の情報を記憶する。時定数記憶部8
は、部分回路の時定数の情報を記憶する。時定数制限値
記憶部9は、ノイズに対して許容される時定数の制限値
の情報を記憶する。検証結果記憶部10は、ノイズに対し
て許容される時定数の制限値を違反した部分回路とその
時定数の情報等を記憶する。
【００１８】データ処理装置2は、部分回路網検出手段1
1と、最大抵抗計算手段12と、負荷容量計算手段13と、
時定数計算手段14と、エラー判定手段15とを備えてい
る。
1と、最大抵抗計算手段12と、負荷容量計算手段13と、
時定数計算手段14と、エラー判定手段15とを備えてい
る。
【００１９】部分回路網検出手段11は、全回路網記憶部
4に記憶されている部分回路のネットリストの情報を検
出し、部分回路網記憶部5に格納する。最大抵抗計算手
段12は、部分回路網記憶部5に記憶されている部分回路
のネットリストの情報から部分回路が動作する際の最大
抵抗を計算し、最大抵抗記憶部6に格納する。負荷容量
計算手段13は、部分回路網記憶部5に記憶されている部
分回路のネットリストの情報から部分回路の負荷容量を
計算し、負荷容量記憶部7に格納する。時定数計算手段1
4は、最大抵抗記憶部6に記憶されている最大抵抗の情報
と負荷容量記憶部7に記憶されている負荷容量の情報か
ら部分回路の時定数を計算し、時定数記憶部8に格納す
る。エラー判定手段15は、時定数記憶部8に記憶されて
いる部分回路の時定数の情報と、時定数制限値記憶部9
に記憶されているノイズに対して許容される時定数の制
限値の情報とを比較し、部分回路の時定数が制限値を超
えている場合、部分回路とその時定数の情報等を検証結
果記憶部10に格納する。
4に記憶されている部分回路のネットリストの情報を検
出し、部分回路網記憶部5に格納する。最大抵抗計算手
段12は、部分回路網記憶部5に記憶されている部分回路
のネットリストの情報から部分回路が動作する際の最大
抵抗を計算し、最大抵抗記憶部6に格納する。負荷容量
計算手段13は、部分回路網記憶部5に記憶されている部
分回路のネットリストの情報から部分回路の負荷容量を
計算し、負荷容量記憶部7に格納する。時定数計算手段1
4は、最大抵抗記憶部6に記憶されている最大抵抗の情報
と負荷容量記憶部7に記憶されている負荷容量の情報か
ら部分回路の時定数を計算し、時定数記憶部8に格納す
る。エラー判定手段15は、時定数記憶部8に記憶されて
いる部分回路の時定数の情報と、時定数制限値記憶部9
に記憶されているノイズに対して許容される時定数の制
限値の情報とを比較し、部分回路の時定数が制限値を超
えている場合、部分回路とその時定数の情報等を検証結
果記憶部10に格納する。
【００２０】出力装置3は、検証結果記憶部10に記憶さ
れているノイズに対して許容される時定数の制限値を違
反した部分回路とその時定数の情報等を表示する。
れているノイズに対して許容される時定数の制限値を違
反した部分回路とその時定数の情報等を表示する。
【００２１】次に、図1および図2を参照して、本発明の
第1の実施の形態の動作について説明する。
第1の実施の形態の動作について説明する。
【００２２】部分回路網検出手段11は、全回路網記憶部
4に記憶されている集積回路のトランジスタレベルのネ
ットリストに相当する情報から部分回路のネットリスト
の情報を検出し、部分回路網記憶部5に格納する(STEP
1)。最大抵抗計算手段12は、部分回路網記憶部5に記憶
されている部分回路のネットリストの情報から部分回路
が動作する際の最大抵抗を計算し、最大抵抗記憶部6に
格納する。負荷容量計算手段13は、部分回路網記憶部5
に記憶されている部分回路のネットリストの情報から部
分回路の負荷容量を計算し、負荷容量記憶部7に格納す
る(STEP 2)。時定数計算手段14は、最大抵抗記憶部6に
記憶されている最大抵抗の情報と負荷容量記憶部7に記
憶されている負荷容量の情報から部分回路の時定数を計
算し、時定数記憶部8に格納する(STEP 3)。エラー判定
手段15は、時定数記憶部8に記憶されている部分回路の
時定数の情報と、時定数制限値記憶部9に記憶されてい
るノイズに対して許容される時定数の制限値の情報とを
比較する(STEP 4)。部分回路の時定数が許容される時定
数の制限値を超えている場合、部分回路とその時定数の
情報等を検証結果記憶部10に格納する(STEP 5)。ここ
で、検証すべき部分回路を全て検証していない場合は、
STEP 1 に戻る(STEP 6)。出力装置3は、検証結果記憶部
10に記憶されているノイズに対して許容される時定数の
制限値を違反した部分回路とその時定数の情報等を表示
する(STEP 7)。
4に記憶されている集積回路のトランジスタレベルのネ
ットリストに相当する情報から部分回路のネットリスト
の情報を検出し、部分回路網記憶部5に格納する(STEP
1)。最大抵抗計算手段12は、部分回路網記憶部5に記憶
されている部分回路のネットリストの情報から部分回路
が動作する際の最大抵抗を計算し、最大抵抗記憶部6に
格納する。負荷容量計算手段13は、部分回路網記憶部5
に記憶されている部分回路のネットリストの情報から部
分回路の負荷容量を計算し、負荷容量記憶部7に格納す
る(STEP 2)。時定数計算手段14は、最大抵抗記憶部6に
記憶されている最大抵抗の情報と負荷容量記憶部7に記
憶されている負荷容量の情報から部分回路の時定数を計
算し、時定数記憶部8に格納する(STEP 3)。エラー判定
手段15は、時定数記憶部8に記憶されている部分回路の
時定数の情報と、時定数制限値記憶部9に記憶されてい
るノイズに対して許容される時定数の制限値の情報とを
比較する(STEP 4)。部分回路の時定数が許容される時定
数の制限値を超えている場合、部分回路とその時定数の
情報等を検証結果記憶部10に格納する(STEP 5)。ここ
で、検証すべき部分回路を全て検証していない場合は、
STEP 1 に戻る(STEP 6)。出力装置3は、検証結果記憶部
10に記憶されているノイズに対して許容される時定数の
制限値を違反した部分回路とその時定数の情報等を表示
する(STEP 7)。
【００２３】次に、本発明の第1の実施の形態の一実施
例の動作をさらに詳細に説明する。
例の動作をさらに詳細に説明する。
【００２４】図3を参照すると、たとえば、全回路網記
憶部4には、VDD から VSS にかけてチャネル接続してい
るトランジスタM1, M2, M3, M4 からなる部分回路が存
在している。他にも M5, M6 からなる部分回路、M7, M
8, M9, M10 からなる部分回路も存在している。部分回
路網検出手段11は、全回路網記憶部4より、M1, M2, M3,
M4 とそれらトランジスタが駆動する配線容量、配線抵
抗及びトランジスタM5,M6 からなる部分回路のネットリ
ストの情報を検出し、部分回路網記憶部5に格納する(ST
EP 1)。さらに図4を参照する。最大抵抗計算手段12は、
部分回路網記憶部5に記憶されているトランジスタ M1,
M2, M3, M4 と配線抵抗の情報から最大抵抗 Rmax を計
算し、最大抵抗記憶部6に格納する。トランジスタの ON
抵抗の値は、トランジスタのタイプ、サイズ、構成(縦
積みの段数)から計算することが出来る。部分回路の動
作パタンのうちでトランジスタの ON 抵抗が最大となる
組合せを求め、更に配線抵抗を加算して、最大抵抗 Rma
x を求める。この例では、縦積みの段数が 2 のトラン
ジスタ M3, M4 がTurn On する場合、最大抵抗となる。
負荷容量計算手段13は、部分回路網記憶部5に記憶され
ているトランジスタ M1, M2, M3, M4 とそれらトランジ
スタが駆動する配線容量及びトランジスタM5, M6 の情
報から負荷容量 Cmax を計算し、負荷容量記憶部7に格
納する(STEP 2)。負荷容量 Cmax は、最大抵抗となる動
作パタンの際に関係するトランジスタ M1,M2, M3, M4
の拡散層容量と配線容量及びトランジスタ M5, M6 のゲ
ート容量の総和である。時定数計算手段14は、最大抵抗
記憶部6に記憶されている部分回路が動作する際の最大
抵抗 Rmax の情報と負荷容量記憶部7に記憶されている
部分回路の負荷容量 Cmax の情報からそれらを乗算して
部分回路の時定数 T を計算し、時定数記憶部8に格納す
る(STEP 3)。さらに図5を参照すると、エラー判定手段1
5は、時定数記憶部8に記憶されている部分回路の時定数
T の情報と、時定数制限値記憶部9に記憶されているノ
イズに対して許容される時定数の制限値 T limit の情
報とを比較する(STEP 4)。部分回路の時定数 T が許容
される時定数の制限値 T limit を超えているので、エ
ラー判定手段15により部分回路とその時定数 T の情報
を検証結果記憶部10に格納する(STEP 5)。検証すべき部
分回路を全て検証していないので、STEP 1 に戻る(STEP
6)。検証すべき部分回路を全て検証したら、出力装置3
により、検証結果記憶部10に記憶されているノイズに対
して許容される時定数の制限値を違反した部分回路とそ
の時定数の情報を表示する(STEP 7)。
憶部4には、VDD から VSS にかけてチャネル接続してい
るトランジスタM1, M2, M3, M4 からなる部分回路が存
在している。他にも M5, M6 からなる部分回路、M7, M
8, M9, M10 からなる部分回路も存在している。部分回
路網検出手段11は、全回路網記憶部4より、M1, M2, M3,
M4 とそれらトランジスタが駆動する配線容量、配線抵
抗及びトランジスタM5,M6 からなる部分回路のネットリ
ストの情報を検出し、部分回路網記憶部5に格納する(ST
EP 1)。さらに図4を参照する。最大抵抗計算手段12は、
部分回路網記憶部5に記憶されているトランジスタ M1,
M2, M3, M4 と配線抵抗の情報から最大抵抗 Rmax を計
算し、最大抵抗記憶部6に格納する。トランジスタの ON
抵抗の値は、トランジスタのタイプ、サイズ、構成(縦
積みの段数)から計算することが出来る。部分回路の動
作パタンのうちでトランジスタの ON 抵抗が最大となる
組合せを求め、更に配線抵抗を加算して、最大抵抗 Rma
x を求める。この例では、縦積みの段数が 2 のトラン
ジスタ M3, M4 がTurn On する場合、最大抵抗となる。
負荷容量計算手段13は、部分回路網記憶部5に記憶され
ているトランジスタ M1, M2, M3, M4 とそれらトランジ
スタが駆動する配線容量及びトランジスタM5, M6 の情
報から負荷容量 Cmax を計算し、負荷容量記憶部7に格
納する(STEP 2)。負荷容量 Cmax は、最大抵抗となる動
作パタンの際に関係するトランジスタ M1,M2, M3, M4
の拡散層容量と配線容量及びトランジスタ M5, M6 のゲ
ート容量の総和である。時定数計算手段14は、最大抵抗
記憶部6に記憶されている部分回路が動作する際の最大
抵抗 Rmax の情報と負荷容量記憶部7に記憶されている
部分回路の負荷容量 Cmax の情報からそれらを乗算して
部分回路の時定数 T を計算し、時定数記憶部8に格納す
る(STEP 3)。さらに図5を参照すると、エラー判定手段1
5は、時定数記憶部8に記憶されている部分回路の時定数
T の情報と、時定数制限値記憶部9に記憶されているノ
イズに対して許容される時定数の制限値 T limit の情
報とを比較する(STEP 4)。部分回路の時定数 T が許容
される時定数の制限値 T limit を超えているので、エ
ラー判定手段15により部分回路とその時定数 T の情報
を検証結果記憶部10に格納する(STEP 5)。検証すべき部
分回路を全て検証していないので、STEP 1 に戻る(STEP
6)。検証すべき部分回路を全て検証したら、出力装置3
により、検証結果記憶部10に記憶されているノイズに対
して許容される時定数の制限値を違反した部分回路とそ
の時定数の情報を表示する(STEP 7)。
【００２５】上述した本発明の第1の実施の形態は、波
形鈍りの大きさを時定数によって評価している。よっ
て、最大抵抗計算手段12、負荷容量計算手段13及び時定
数計算手段14は、簡易な計算により実現することが出来
る。このため、大規模回路に対しても極めて高速に検証
出来るという効果がある。
形鈍りの大きさを時定数によって評価している。よっ
て、最大抵抗計算手段12、負荷容量計算手段13及び時定
数計算手段14は、簡易な計算により実現することが出来
る。このため、大規模回路に対しても極めて高速に検証
出来るという効果がある。
【００２６】次に、本発明の第2の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２７】図６は、本発明の第2の実施の形態を示す
ブロック図、図７は、第2の実施の形態の動作を示すフ
ローチャート、図８〜図１０は第2の実施の形態の動作
説明図である。
ブロック図、図７は、第2の実施の形態の動作を示すフ
ローチャート、図８〜図１０は第2の実施の形態の動作
説明図である。
【００２８】図6を参照すると、本発明の第2の実施の形
態は、情報を記憶する記憶装置16と、プログラム制御に
より動作するデータ処理装置17と、ディスプレイ装置や
印刷装置等の出力装置3とを含む。
態は、情報を記憶する記憶装置16と、プログラム制御に
より動作するデータ処理装置17と、ディスプレイ装置や
印刷装置等の出力装置3とを含む。
【００２９】記憶装置16は、全回路網記憶部4と、部分
回路網記憶部5と、入力パタン記憶部18と、波形鈍り記
憶部19と、波形鈍り制限値記憶部20と、検証結果記憶部
21とを備えている。
回路網記憶部5と、入力パタン記憶部18と、波形鈍り記
憶部19と、波形鈍り制限値記憶部20と、検証結果記憶部
21とを備えている。
【００３０】全回路網記憶部4及び部分回路網記憶部5に
ついては、本発明の第1の実施の形態において既に説明
したものと同じである。
ついては、本発明の第1の実施の形態において既に説明
したものと同じである。
【００３１】入力パタン記憶部18は、部分回路の出力波
形鈍りが最も大きくなる場合の部分回路の入力パタンの
情報を記憶する。波形鈍り記憶部19は、部分回路の出力
波形鈍りの最大値の情報を記憶する。波形鈍り制限値記
憶部20は、ノイズに対して許容される波形鈍りの制限値
の情報を記憶する。検証結果記憶部21は、ノイズに対し
て許容される波形鈍りの制限値を違反した部分回路とそ
の出力波形鈍りの最大値の情報等を記憶する。
形鈍りが最も大きくなる場合の部分回路の入力パタンの
情報を記憶する。波形鈍り記憶部19は、部分回路の出力
波形鈍りの最大値の情報を記憶する。波形鈍り制限値記
憶部20は、ノイズに対して許容される波形鈍りの制限値
の情報を記憶する。検証結果記憶部21は、ノイズに対し
て許容される波形鈍りの制限値を違反した部分回路とそ
の出力波形鈍りの最大値の情報等を記憶する。
【００３２】データ処理装置17は、部分回路網検出手段
11と、入力パタン生成手段22と、過渡解析手段23と、エ
ラー判定手段24とを備えている。
11と、入力パタン生成手段22と、過渡解析手段23と、エ
ラー判定手段24とを備えている。
【００３３】部分回路網検出手段11については、本発明
の第1の実施の形態において既に説明したものと同じで
ある。
の第1の実施の形態において既に説明したものと同じで
ある。
【００３４】入力パタン生成手段22は、部分回路網記憶
部5に記憶されている部分回路のネットリストの情報か
ら部分回路の出力波形鈍りが最も大きくなる部分回路の
1組の入力パタンを求め、入力パタン記憶部18に格納す
る。過渡解析手段23は、部分回路網記憶部5に記憶され
ている部分回路のネットリストの情報と入力パタン記憶
部18に記憶されている入力パタンの情報から回路シミュ
レータもしくは遅延シミュレータ等によって過渡解析を
行い、部分回路の出力波形鈍りの最大値を求め、波形鈍
り記憶部19に格納する。エラー判定手段24は、波形鈍り
記憶部19に記憶されている部分回路の出力波形鈍りの最
大値の情報と、波形鈍り制限値記憶部20に記憶されてい
るノイズに対して許容される波形鈍りの制限値の情報と
を比較し、部分回路の出力波形鈍りの最大値が制限値を
超えている場合、部分回路とその出力波形鈍りの最大値
の情報等を検証結果記憶部21に格納する。
部5に記憶されている部分回路のネットリストの情報か
ら部分回路の出力波形鈍りが最も大きくなる部分回路の
1組の入力パタンを求め、入力パタン記憶部18に格納す
る。過渡解析手段23は、部分回路網記憶部5に記憶され
ている部分回路のネットリストの情報と入力パタン記憶
部18に記憶されている入力パタンの情報から回路シミュ
レータもしくは遅延シミュレータ等によって過渡解析を
行い、部分回路の出力波形鈍りの最大値を求め、波形鈍
り記憶部19に格納する。エラー判定手段24は、波形鈍り
記憶部19に記憶されている部分回路の出力波形鈍りの最
大値の情報と、波形鈍り制限値記憶部20に記憶されてい
るノイズに対して許容される波形鈍りの制限値の情報と
を比較し、部分回路の出力波形鈍りの最大値が制限値を
超えている場合、部分回路とその出力波形鈍りの最大値
の情報等を検証結果記憶部21に格納する。
【００３５】出力装置3は、検証結果記憶部21に記憶さ
れている部分回路とその出力波形鈍りの最大値の情報等
を表示する。
れている部分回路とその出力波形鈍りの最大値の情報等
を表示する。
【００３６】次に、図6および図7を参照して、本発明の
第2の実施の形態の動作について説明する。
第2の実施の形態の動作について説明する。
【００３７】部分回路網検出手段11は、全回路網記憶部
4に記憶されている部分回路のネットリストの情報を検
出し、部分回路網記憶部5に格納する(STEP 1)。入力パ
タン生成手段22は、部分回路網記憶部5に記憶されてい
る部分回路のネットリストの情報から部分回路の出力波
形鈍りが最も大きくなる部分回路の1組の入力パタンを
求め、入力パタン記憶部18に格納する(STEP 8)。過渡解
析手段23は、部分回路網記憶部5に記憶されている部分
回路のネットリストの情報と入力パタン記憶部18に記憶
されている入力パタンの情報から回路シミュレータもし
くは遅延シミュレータ等によって過渡解析を行い、部分
回路の出力波形鈍りの最大値を求め、波形鈍り記憶部19
に格納する(STEP 9)。エラー判定手段24は、波形鈍り記
憶部19に記憶されている部分回路の出力波形鈍りの最大
値の情報と、波形鈍り制限値記憶部20に記憶されている
ノイズに対して許容される波形鈍りの制限値の情報とを
比較する(STEP 10)。部分回路の出力波形鈍りの最大値
がノイズに対して許容される波形鈍りの制限値を超えて
いる場合、部分回路とその出力波形鈍りの最大値の情報
等を検証結果記憶部21に格納する(STEP 11)。ここで、
検証すべき部分回路を全て検証していない場合は、STEP
1 に戻る(STEP 12)。出力装置3は、検証結果記憶部21
に記憶されているノイズに対して許容される波形鈍りの
制限値を違反した部分回路とその出力波形鈍りの最大値
の情報等を表示する(STEP 13)。
4に記憶されている部分回路のネットリストの情報を検
出し、部分回路網記憶部5に格納する(STEP 1)。入力パ
タン生成手段22は、部分回路網記憶部5に記憶されてい
る部分回路のネットリストの情報から部分回路の出力波
形鈍りが最も大きくなる部分回路の1組の入力パタンを
求め、入力パタン記憶部18に格納する(STEP 8)。過渡解
析手段23は、部分回路網記憶部5に記憶されている部分
回路のネットリストの情報と入力パタン記憶部18に記憶
されている入力パタンの情報から回路シミュレータもし
くは遅延シミュレータ等によって過渡解析を行い、部分
回路の出力波形鈍りの最大値を求め、波形鈍り記憶部19
に格納する(STEP 9)。エラー判定手段24は、波形鈍り記
憶部19に記憶されている部分回路の出力波形鈍りの最大
値の情報と、波形鈍り制限値記憶部20に記憶されている
ノイズに対して許容される波形鈍りの制限値の情報とを
比較する(STEP 10)。部分回路の出力波形鈍りの最大値
がノイズに対して許容される波形鈍りの制限値を超えて
いる場合、部分回路とその出力波形鈍りの最大値の情報
等を検証結果記憶部21に格納する(STEP 11)。ここで、
検証すべき部分回路を全て検証していない場合は、STEP
1 に戻る(STEP 12)。出力装置3は、検証結果記憶部21
に記憶されているノイズに対して許容される波形鈍りの
制限値を違反した部分回路とその出力波形鈍りの最大値
の情報等を表示する(STEP 13)。
【００３８】次に、本発明の第2の実施の形態の一実施
例の動作をさらに詳細に説明する。
例の動作をさらに詳細に説明する。
【００３９】図8を参照すると、たとえば、部分回路網
検出手段11は、全回路網記憶部4より、M1, M2, M3, M4
とそれらトランジスタが駆動する配線容量、配線抵抗及
びトランジスタ M5, M6 からなる部分回路のネットリス
トの情報を検出し、部分回路網記憶部5に格納する(STEP
1)。さらに図9を参照すると、入力パタン生成手段22
は、部分回路網記憶部5に記憶されているVDD から VSS
にかけてチャネル接続しているトランジスタM1, M2, M
3, M4 の情報から先ず Turn On するトランジスタの抵
抗が最大となる組合せを検出する。トランジスタの抵抗
が最大となる組合せにおいて、波形鈍りが最大となる。
トランジスタの ON 抵抗の値は、トランジスタのタイ
プ、サイズ、構成(縦積みの段数)から計算することが出
来る。抵抗が最大となる Turn On するトランジスタの
タイプが、P チャネルの場合はそのトランジスタのゲー
トに与える入力パタンは fall となり、N チャネルの場
合は rise となる。M3, M4 は N チャネルタイプである
から入力パタンは rise である。また、入力波形鈍り
は、許容され得る最大値を用いる。これは、入力波形鈍
りが大きくなると出力波形鈍りもそれに伴って大きくな
るためである。入力パタン生成手段22は、このようにし
て入力パタンを生成し、入力パタン記憶部18に格納する
(STEP 8)。過渡解析手段23は、部分回路網記憶部5に記
憶されている部分回路のネットリストの情報と入力パタ
ン記憶部18に記憶されている入力パタンの情報から回路
シミュレータもしくは遅延シミュレータ等によって過渡
解析を行う。この際に、負荷となるトランジスタの拡散
層はトランジスタのタイプが、P チャネルの場合は VDD
Clamp とし、N チャネルの場合は VSS Clamp とする。
M5 は VDD Clamp とし、M6 は VSS Clamp とする。更
に、負荷となるトランジスタのゲートの電圧波形を観測
し、波形鈍りが最も大きいものを波形鈍り記憶部19に格
納する。M5, M6 のゲートにおける波形鈍りは、それぞ
れ T5, T6 であり、T5 ＞ T6であるから、T5 を波形鈍
り記憶部19に格納する(STEP 9)。さらに図10を参照する
と、エラー判定手段24は、波形鈍り記憶部19に記憶され
ている部分回路の出力波形鈍りの最大値 T5 の情報と、
波形鈍り制限値記憶部20に記憶されているノイズに対し
て許容される波形鈍りの制限値 T limit の情報とを比
較する(STEP 10)。部分回路の出力波形鈍りの最大値 T5
がノイズに対して許容される波形鈍りの制限値 T limi
t を超えているので、エラー判定手段24により部分回路
とその出力波形鈍りの最大値 T5 の情報を検証結果記憶
部21に格納する(STEP 11)。検証すべき部分回路を全て
検証していないので、STEP 1 に戻る(STEP 12)。検証す
べき部分回路を全て検証したら、出力装置3により、検
証結果記憶部21に記憶されているノイズに対して許容さ
れる波形鈍りの制限値を違反した部分回路とその出力波
形鈍りの最大値の情報を表示する(STEP 13)。
検出手段11は、全回路網記憶部4より、M1, M2, M3, M4
とそれらトランジスタが駆動する配線容量、配線抵抗及
びトランジスタ M5, M6 からなる部分回路のネットリス
トの情報を検出し、部分回路網記憶部5に格納する(STEP
1)。さらに図9を参照すると、入力パタン生成手段22
は、部分回路網記憶部5に記憶されているVDD から VSS
にかけてチャネル接続しているトランジスタM1, M2, M
3, M4 の情報から先ず Turn On するトランジスタの抵
抗が最大となる組合せを検出する。トランジスタの抵抗
が最大となる組合せにおいて、波形鈍りが最大となる。
トランジスタの ON 抵抗の値は、トランジスタのタイ
プ、サイズ、構成(縦積みの段数)から計算することが出
来る。抵抗が最大となる Turn On するトランジスタの
タイプが、P チャネルの場合はそのトランジスタのゲー
トに与える入力パタンは fall となり、N チャネルの場
合は rise となる。M3, M4 は N チャネルタイプである
から入力パタンは rise である。また、入力波形鈍り
は、許容され得る最大値を用いる。これは、入力波形鈍
りが大きくなると出力波形鈍りもそれに伴って大きくな
るためである。入力パタン生成手段22は、このようにし
て入力パタンを生成し、入力パタン記憶部18に格納する
(STEP 8)。過渡解析手段23は、部分回路網記憶部5に記
憶されている部分回路のネットリストの情報と入力パタ
ン記憶部18に記憶されている入力パタンの情報から回路
シミュレータもしくは遅延シミュレータ等によって過渡
解析を行う。この際に、負荷となるトランジスタの拡散
層はトランジスタのタイプが、P チャネルの場合は VDD
Clamp とし、N チャネルの場合は VSS Clamp とする。
M5 は VDD Clamp とし、M6 は VSS Clamp とする。更
に、負荷となるトランジスタのゲートの電圧波形を観測
し、波形鈍りが最も大きいものを波形鈍り記憶部19に格
納する。M5, M6 のゲートにおける波形鈍りは、それぞ
れ T5, T6 であり、T5 ＞ T6であるから、T5 を波形鈍
り記憶部19に格納する(STEP 9)。さらに図10を参照する
と、エラー判定手段24は、波形鈍り記憶部19に記憶され
ている部分回路の出力波形鈍りの最大値 T5 の情報と、
波形鈍り制限値記憶部20に記憶されているノイズに対し
て許容される波形鈍りの制限値 T limit の情報とを比
較する(STEP 10)。部分回路の出力波形鈍りの最大値 T5
がノイズに対して許容される波形鈍りの制限値 T limi
t を超えているので、エラー判定手段24により部分回路
とその出力波形鈍りの最大値 T5 の情報を検証結果記憶
部21に格納する(STEP 11)。検証すべき部分回路を全て
検証していないので、STEP 1 に戻る(STEP 12)。検証す
べき部分回路を全て検証したら、出力装置3により、検
証結果記憶部21に記憶されているノイズに対して許容さ
れる波形鈍りの制限値を違反した部分回路とその出力波
形鈍りの最大値の情報を表示する(STEP 13)。
【００４０】上述した本発明の第2の実施の形態は、過
渡解析手段23により、回路シミュレータもしくは遅延シ
ミュレータ等で過渡解析を実施して波形鈍りを求めてい
る。このため、本発明の第1の実施の形態に比べて、よ
り高精度な検証が出来るという効果がある。また、部分
回路網検出手段11によって検出される部分回路は極めて
小さく、入力パタン生成手段22によって生成される入力
パタンは必要最小限の組合せ(ただ1組のパタン)のみで
ある。よって、過渡解析手段23における過渡解析の処理
時間は、極僅かである。このため、大規模回路に対して
も高速に検証出来るという効果がある。
渡解析手段23により、回路シミュレータもしくは遅延シ
ミュレータ等で過渡解析を実施して波形鈍りを求めてい
る。このため、本発明の第1の実施の形態に比べて、よ
り高精度な検証が出来るという効果がある。また、部分
回路網検出手段11によって検出される部分回路は極めて
小さく、入力パタン生成手段22によって生成される入力
パタンは必要最小限の組合せ(ただ1組のパタン)のみで
ある。よって、過渡解析手段23における過渡解析の処理
時間は、極僅かである。このため、大規模回路に対して
も高速に検証出来るという効果がある。
【００４１】
【発明の効果】以上説明したように、本発明は、被検証
回路のネットリストから部分回路を検出し、部分回路単
位に時定数、または波形鈍りの大きさを検証するように
したことにより、大規模な半導体集積回路の設計段階に
おいて、ノイズの影響で回路の誤動作を引き起こす波形
鈍りの大きい設計箇所を高速かつ網羅的に検証出来る効
果がある。
回路のネットリストから部分回路を検出し、部分回路単
位に時定数、または波形鈍りの大きさを検証するように
したことにより、大規模な半導体集積回路の設計段階に
おいて、ノイズの影響で回路の誤動作を引き起こす波形
鈍りの大きい設計箇所を高速かつ網羅的に検証出来る効
果がある。
【００４２】さらに、従来技術の方法のようにテストパ
タン及びそれらの期待値を作成する必要が無いため、作
業工数が軽減され、検証効率が向上する効果がある。
タン及びそれらの期待値を作成する必要が無いため、作
業工数が軽減され、検証効率が向上する効果がある。
【図１】本発明の第1の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第1の実施の形態の動作を示すフロー
チャートである。
チャートである。
【図３】本発明の第1の実施の形態の動作を説明するた
めの図面である。
めの図面である。
【図４】本発明の第1の実施の形態の動作を説明するた
めの図３に続く図面である。
めの図３に続く図面である。
【図５】本発明の第1の実施の形態の動作を説明するた
めの図４に続く図面である。
めの図４に続く図面である。
【図６】本発明の第2の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図７】本発明の第2の実施の形態の動作を示すフロー
チャートである。
チャートである。
【図８】本発明の第2の実施の形態の動作を説明するた
めの図面である。
めの図面である。
【図９】本発明の第2の実施の形態の動作を説明するた
めの図８に続く図面である。
めの図８に続く図面である。
【図１０】本発明の第2の実施の形態の動作を説明する
ための図９に続く図面である。
ための図９に続く図面である。
１ 記憶装置 ２ データ処理装置 ３ 出力装置 ４ 全回路網記憶部 ５ 部分回路網記憶部 ６ 最大抵抗記憶部 ７ 負荷容量記憶部 ８ 時定数記憶部 ９ 時定数制限値記憶部 １０ 検証結果記憶部 １１ 部分回路網検出手段 １２ 最大抵抗計算手段 １３ 負荷容量計算手段 １４ 時定数計算手段 １５ エラー判定手段 １６ 記憶装置 １７ データ処理装置 １８ 入力パタン記憶部 １９ 波形鈍り記憶部 ２０ 波形鈍り制限値記憶部 ２１ 検証結果記憶部 ２２ 入力パタン生成手段 ２３ 過渡解析手段 ２４ エラー判定手段
Claims (3)
- 【請求項１】ハンドクラフト設計手法におけるCMOSの同
期式回路の設計情報に対してノイズの影響で回路の誤動
作を引き起こす波形鈍りの大きい設計箇所を検証する方
法であって、前記設計情報で示される被検証回路の部分
回路の出力波形鈍りの最大値を求め、求められた前記出
力波形鈍りの最大値が予め許容される波形鈍りの制限値
に違反している前記部分回路を求めることを特徴とする
半導体集積回路のノイズ信頼性検証方法。 - 【請求項２】ハンドクラフト設計手法におけるCMOSの同
期式回路の設計情報に対してノイズの影響で回路の誤動
作を引き起こす波形鈍りの大きい設計箇所を検証する方
法であって、以下のステップ(a)乃至(d)を有することを
特徴とする半導体集積回路のノイズ信頼性検証方法。 (a) 前記設計情報で示される被検証回路のトランジスタ
レベルのネットリストに相当する情報から部分回路のネ
ットリストの情報を検出する。 (b) 前記部分回路のネットリストの情報から部分回路の
出力波形鈍りが最も大きくなる前記部分回路の入力パタ
ンを求める。 (c) 前記部分回路のネットリストの情報と前記入力パタ
ンの情報から過渡解析を行い、前記部分回路の出力波形
鈍りの最大値を求める。 (d) 求められた前記出力波形鈍りの最大値がノイズに対
して許容される波形鈍りの制限値を満足していない前記
部分回路を求める。 - 【請求項３】ハンドクラフト設計手法におけるCMOSの同
期式回路の設計情報に対してノイズの影響で回路の誤動
作を引き起こす波形鈍りの大きい設計箇所を検証するシ
ステムであって、以下の手段(a)乃至(d)を有することを
特徴とする半導体集積回路のノイズ信頼性検証システ
ム。 (a) 前記設計情報で示される被検証回路のトランジスタ
レベルのネットリストに相当する情報から部分回路のネ
ットリストの情報を検出する部分回路網検出手段と、 (b) 検出された前記部分回路のネットリストの情報から
前記部分回路の出力波形鈍りが最も大きくなる前記部分
回路の入力パタンを求める入力パタン生成手段と、 (c) 前記部分回路のネットリストの情報と前記入力パタ
ンの情報から過渡解析を行い、前記部分回路の出力波形
鈍りの最大値を求める過渡解析手段と、 (d) 求められた前記出力波形鈍りの最大値がノイズに対
して許容される波形鈍りの制限値を満足していない前記
部分回路を求めるエラー判定手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8251687A JP2937136B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体集積回路のノイズ信頼性検証方法及び検証システ ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8251687A JP2937136B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体集積回路のノイズ信頼性検証方法及び検証システ ム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1096762A JPH1096762A (ja) | 1998-04-14 |
| JP2937136B2 true JP2937136B2 (ja) | 1999-08-23 |
Family
ID=17226523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8251687A Expired - Fee Related JP2937136B2 (ja) | 1996-09-24 | 1996-09-24 | 半導体集積回路のノイズ信頼性検証方法及び検証システ ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937136B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4314162B2 (ja) | 2004-06-17 | 2009-08-12 | 富士通株式会社 | ノイズチェック方法および装置並びにノイズチェックプログラムおよび同プログラムを記録したコンピュータ読取可能な記録媒体 |
-
1996
- 1996-09-24 JP JP8251687A patent/JP2937136B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1096762A (ja) | 1998-04-14 |
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