JP2961609B2 - パーソナルコンピュータ装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 この発明はビデオゲームやパーソナルコンピュータな
どの、DMA技術を組込んだ、マイクロコンピユータを備
えたコンピユータの分野に関するもので、特にその回路
領域が重要であるMOS（金属酸化半導体）LSI（高集積）
回路で実現されるシステムに関するものである。また、
本発明はホストシステムに補助回路を付加した拡張され
たシステムに関するものである。そして、ここではテレ
ビジヨン型のデイスプレイが用いられ、ビツトマツプモ
ード（ビデオ情報の１ビツトが表示される画像の各要素
位置（画素）としてメモリに記憶される）も同様に採用
されている。 本発明は更に、カラースプライト（Sprite）（しばし
ば背景と呼ばれる）が同調して動作するカラービデオ表
示モニタのビデオ表示駆動装置に関する。 空間と実行時間を消費するビツトマツピングは、ビデ
オ画面を作成するのに、簡単で正確な方法であることが
証明されてきている。ビデオゲームやパーソナルコンピ
ュータから供給される複雑な表示画面は、移動可能でし
かも、または変更可能な情報及び固定情報、さらには移
動する対象物間での衝突などのオーバーレイ表示を要求
する。このようなビツトマツプの実施は種々の従来の回
路の中心となつていた。 従来のビデオゲーム回路は、テレビジヨン受像機（カ
ソード・レイ・チユーブCRT）に複雑な表示フオーマツ
トを供給している。この表示ユニツトは、複数の水平方
向のスキヤンあるいはラスタ線で表示を行つている。ま
た、移動する物を、背景のように固定した物と同様に表
示できるビデオゲーム回路が、RosenthalのUSPN4,053,7
40に示されている。 Rosenthalは特別な目的のデジタルコンピユータを作
成し、互いに排他的であるプログラムにより定義され、
選択された複数のソフトウエアによりビデオゲーム情報
を作成している。オペレータコマンドはコンピユータが
使用する独立した領域と、データ処理回路の独立した表
示領域とに分けることができる。ROsenthalのUSPN4,05
3,740は、X,Yレジスタを制御する演算回路を駆動する演
算論理ユニツトと、それに関連したCRT表示のための水
平方向と垂直方向のビームドライブ回路とを使用してい
る。アツプコンピユータ（Apple Computer）などのパー
ソナルコンピュータでは、コンピユータとしての動作を
実行し、テレビジヨン受像機に表示するビデオ表示情報
を処理する（再生する）１つのメインマイクロプロセツ
サを使用している。 そのアツプルコンピユータは汎用のマイクロプロセツ
サ、MOSテクノロジー・インコーポレーテイド社の6502
を用い、そのプロセツサでコンピユータの動作やビデオ
情報の再生の両方を行つている。6502を含むほとんどの
マイクロプロセツサには、レジスタをリフレツシユした
り、動作をリセツトしたりイニシヤライズするための重
大なデツドタイムがあるため、このような単一のマイク
ロプロセツサによるシステムには処理速度の限界があ
る。その結果、このようなシステムにおける情報の処理
速度は低下することになる。 このような小型のマイクロプロセツサを備えたコンピ
ユータの処理速度を上げるためには、表示の質、即ち、
“解像度”“文字種”“細部描写”を犠牲にしてきた、 このようなパーソナルコンピユータの処理速度を上げ
るための１つの方法として、２つのプロセツサ、モトロ
ーラ社製の68000と6502、が使用されてきている。この
ようなシステムでは、第１のプロセツサがコンピユータ
の動作に専念し、第２のプロセツサがビデオ情報の再生
のために使用されている。 DashなどのUSPN4,034,983の初期のゲーム回路では、
市販のカラーテレビジヨン受像機のアンテナに接続する
信号を作成する特別な目的の制御回路が使用されてい
る。そのような特別な制御回路は、アナログインターフ
エース回路を含んでいる。そのようなアナログインター
フエース回路は、解読する機能と、水平同期信号やラス
タスキヤン情報を作成するのに用いられる同期パルスの
作成を行う、ゲーム操作信号を処理するためのインター
フエース回路を含んでいる。 Chung,USPN4,177,462のような、パーソナルコンピュ
ータやマイクロプロセツサを備えたシステムは、アドレ
スバス、データバス及び制御バスから分離され、ラスタ
ライン生成と垂直位置カウンタを含む表示作成回路を使
用している。 同様に、SukonickなどのUSPN4,070,710はビデオ制御
回路とラスタメモリアクセスを、データバスとアドレス
バス構造を有するシステムに組込んでいる。Sukonick等
は、複数の垂直及び水平位置レジスタを有するビデオ制
御回路、ビデオ信号を処理するFIFOであるスキツプパタ
ーンメモリ及びモジユール比較回路を用いている。この
Sukonickはまた、２つのプロセツサを用いたシステムを
開示しており、SukonickのUSPN4,070,710は、プログラ
ミングされたホストコンピユータ10に表示システム16を
付加している。このビデオ表示システム16は、ビデオ表
示システムのマイクロ制御ユニツト22にインテル社製の
8088プロセツサを用いている。 この線に沿つて、BursonのUSPN4,180,805は、USPN3、
398、604に示されたTMS1100マイクロコンピユータであ
る汎用のマイクロプロセツサ15を組込んだビデオ表示回
路を提供している。キヤラクタメモリはデイスプレイメ
モリ、キャラクタジェネレータメモリとは分離してお
り、各ディスプレイメモリワードは２バイトに分けら
れ、最初のバイトはキヤラクタメモリのアドレスを示
し、２番目はメモリにおける１組のキヤラクタワードに
“キャラクタ・ワード”を位置付けるためのサブアドレ
スである。各キヤラクタ・メモリワードもまた２バイト
に分けられており、最初のバイトは色を決定し、第２の
バイトは予め記憶されている文字セツトから特定の文字
を選択する。 このような市販されている汎用のマイクロコンピユー
タをビデオ表示情報の処理に使用することは、システム
の処理速度の増大につながるが、またシステムの製造コ
ストの増加やシステムの規模の増大、即ち、チツプの
“占有面積”の増大となる。 マイクロ制御ユニツトがまた使用され、回路には必要
となつている。マイクロ制御ユニツトは、ラスタメモリ
ユニツトで使用できるようにホストコンピユータからの
命令を解読し、ラスタメモリに表示情報を書込むととも
に、ビデオ制御回路がラスタメモリからの情報を読出
し、それをCRTドライブ回路で使用できるビデオ信号に
変換するような制御情報を出力する。Ackley等のUSPN4,
243,984はスプライト位置とその色に関するオーバレイ
制御や、優先順位の選択、シーケンス制御及びメモリ制
御のための一般的な回路要素を含むビデオ表示プロセツ
サを開示している。 RahmanのUSPN4,420,770は、フイールド修正論理回路
や、優先順位回路及び水平、垂直のビツトマツプメモリ
を備えたビデオの背景を作成するシステムを示してい
る。 他にも、マイクロプロセツサを備えたコンピユータと
のインターフエースを行うために、アドレスバスやデー
タバス及び制御信号線を含む表示回路が開発されてきて
いる。ある表示回路には、DMA制御や、複数のメモリと
協動するように接続された複数のレジスタを用い、表示
の衝突を検知したり表示の優先順位を決める論理回路を
含む、プレイフイールドやスプライト・パターンの作成
要素が含まれている。 さらには、２つの市販のマイクロプロセツサによるシ
ステムでは、各市販のプロセツサはDIP型であるため、
チツプ間の配線数が増加する。LSI回路設計において、
これはマザーボードや回路基板コストの増大となり、ま
たノイズを拾う原因になるため、しばしばフィルタを付
加したり、信号のレベルを上げなければならない。これ
は通常、消費電力の増加となつていた。２つのマイクロ
プロセツサを用いたシステムが非常に高価である（パー
ソナルコンピュータ市場の上位の価格）こと以外に、ノ
イズを拾い易くなつたりすることによるフイルタリング
のコストなどを考慮して、表示出力の質を落すように指
示されるため、このような２つのマイクロプロセツサに
よる表示の質の向上があまりなされていない。 これ以外にも、互いに異なる種々のアプローチがなさ
れてきている。例えば、ラスタスキヤン・ラインバツフ
ア構造で設計された表示生成回路があり、これでは、一
般的なマイクロプロセツサが表示内容を記憶するRAMを
アドレスするのに使用されている。その回路では、デイ
スプレイを移動する表示物（スプライト）と、静止して
いる表示物（プレイフィールド）とに分けている。この
アプローチは、上述した２つのマイクロプロセツサを用
いる場合よりもコストが安くなり、チツプの配列が少な
くなり、チツプ間の配線も少なくなるが、２つのマイク
ロプロセツサを用いたシステムよりもシステムの機能や
表示能力が低下する。 機能が向上したマイクロプロセツサを備えたシステム
のビデオ生成器が、Hogan等のUSPN3,996,585に示されて
いる。ここでは、ビデオ生成器が複数のバツフアレジス
タで実現されている。Hoganは、このビデオ生成器をRAM
から得られたビツトマツプ情報を処理するのに使用して
いる。パターンジエネレータは各スキヤンラインのデー
タを解読し、この解読されたラスタラインデータは、表
示のためにバツフアレジスタに記憶される。パターンジ
エネレータはまた制御データを解読し、衝突するかを決
定する。解読された衝突制御データ、バツフアレジスタ
に格納される。Hoganの回路は、システムのマイクロプ
ロセツサを簡単なビデオ表示データの再生や操作から開
放することにある。 Hogan等の表示生成回路へのアプローチに引き続き、
他にもデコーダを備えたビデオ表示生成器が開発されて
いる。そのような回路は、２番目の汎用のマイクロプロ
セツサを用いずにビデオ生成器を駆動しているが、移動
するものや静止しているプレイフイールドの表示物情報
などをビデオ表示器に出力するために、表示命令のデコ
ード回路を使用している。これにより、単一の（汎用
の）マイクロプロセツサの仕事量を減らしている。Hoga
n等の回路を含む、これら回路のいずれもが、多くのレ
ジスタの要求を満たすメモリや記憶領域の増大を必要と
している。そして、これらビデオ表示生成器は、それら
回路を静止画像の固定表示データを処理するデコーダ、
RAM、及びレジスタ、さらには移動する表示データを処
理するデコーダーセレクタやレジスタに分けている。 マイクロプロセツサを備えたパーソナルコンピュータ
に組込むことができる補助回路を提供しようとするもの
で、この補助回路はマイクロプロセツサの能力を有し、
ビツトマツプデータの操作能力を有している。しかし、
２番目のマイクロプロセツサを用いたときのように、空
間やスペースを増やすことがなく、デコードを用いた場
合のようにメモリを増大させず、しかもチツプ間や背面
の配線を最小にするものである。 発明の要約 アミガ（Amiga）パーソナルコンピュータは、低コス
トで進んだグラフイツク機能を備えた高性能のコンピユ
ータである。本発明の目的は、シミユレーシヨンやアニ
メーシヨンのために高速のグラフイツクが可能で、しか
も低コストで十分な処理能力を備えた高解像度のカラー
デイスプレイを提供することにある。 高解像度のカラーデイスプレイは、メモリコストの連
続した劇的な減少により、ますますあたりまえになつて
きている。しかし、その結果である巨大な表示バツフア
メモリのために、線を引いたり、表示イメージを移動し
たりするのがうんざりするほど遅くなり、特にこれは単
一の従来のマイクロプロセツサを用いている場合は顕著
になつている。このような事態は、マルチチヤネルのス
テレオサウンドや、高速のラインバツフア（スプライト
のような）そしてフルトラツクのフロツピイデイスク・
バツフアなどの、メモリバスの時間にデイスプレイと競
合するような、他の大規模なメモリ転送チヤネルにより
悪化されている。高解像度のカラーで、高速に移動可能
な表示及び低い製造コストといつた相容れない目的の達
成は、本願発明によりほとんど解決される。ハードウエ
アの解決には、それらをカスタム・シリコンチツプ化す
ることにより、より低コストにできる。 DMAチヤネルを多く用いることにより、データ転送及
び、ウインドウ表示や実時間での動的表示に特有なビー
ム位置の検知の大部分を、主プロセツサの負担から除く
ことができる。モトローラ社製の68000が主プロセツサ
として使用されており、各バスサイクルヲ交互に使用す
るシステム設計を行うことにより、68000の実行を増大
させて68000がほとんどの時間を最大速度で実行できる
ようにしている。以下に説明する特別な機能は、２つの
カスタム設計されたVLSIによつて実現されている。これ
らVLSIは68000と協動して動作し、完全なインターリー
ブで共有メモリを使用している。68000はフルスピード
で実行するために、各オルタネートクロツクサイクルの
間にメモリバスをアクセスするだけであるから、メモリ
バスの残りの時間は他のアクテイブなもののために開放
されている。コプロセツサとブリツタ（Blitter）と呼
ばれるデータ移動用のDMAチヤネルは、ジヨブを実行す
るために68000よりタイムスチールして、68000より速く
実行することができる。このように、システムのDMAチ
ヤネルは最大機能を発揮できるように設計されており、
最も効率的なハードウエア要素を用いてタスクが実行さ
れる。 カスタムの表示用コプロセツサは、ビデオビームの位
置に同期して特別な目的のレジスタのほとんどを変更す
ることができる。これにより、画面中央をカラーパレツ
トに変更したり、スクリーンを、各部分がそれぞれ異な
る解像度と色構成を有する、複数の水平方向の部分に分
割したり、また68000に対しビームに同期したインタラ
プト信号を出力することができる。コプロセツサは、ブ
ランキング間隔と同様に、ラインの中央で１画面に何回
もトリガを発生することができる。コプロセツサ自体
は、一般的な計算タスクのために6800を開放しながら、
特別な目的のハードウエアのレジスタの大部分に直接影
響を与えることができる。 32個のカラーレジスタが設けられており、レジスタの
それぞれは４ビツトの赤（Ｒ）、４ビツトの緑（Ｇ）、
４ビツトの青（Ｂ）の明暗度情報からなる12ビツトを備
えている。これにより、システムカラーパレツトとし
て、各レジスタごとに4,096色を選択できることにな
る。ビツトプレーンアドレツシングと呼ばれる、ビツト
マツプ表示メモリ構造が用いられており、この方法は、
メモリ内でビツトプレーン（画素の代わりに）を一まと
めにするもので、これにより個々のイメージにおけるビ
ツトプレーンの数や配合を変えることができ、またビツ
トプレーンの数を減らすことにより速度を上げることが
できる。 ８個の再使用可能な16ビツト長のスプライトは、（ス
プライトが１対であるとき）スプライト画素に対し最大
15色を選択できるハードウエアに組込まれている。この
スプライトは容易に移動できるグラフイツク表示物で、
その表示は（プレイフイールドと呼ばれる）背景からは
全く独立して表示されている。これらスプライトは背景
の上側あるいは下側にも表示することができる。画面上
の１つのスプライトの最後のラインを表示したのち、ス
プライトDMAチヤネルは、他のスプライトイメージを画
面のどこかに再生するために再使用されることもある
（１つのスプライトプロセツサの各再使用の間には、少
なくとも１本の水平方向のラインが形成されている）。 論理回路を追加することにより、衝突を検知して、内
部事象の優先順位を絶えず変更して制御できる。システ
ムはスプライトとビツトプレーンの背景（プレイフイー
ルド）の間の表示優先順位を動的に制御することができ
る。そして、システムのハードウエアはプログラムがそ
のような衝突に反応できるような、表示物間の衝突を検
知するのに使用される。 ブリツタは高速にデータ移動に使用され、ビツトプレ
ーンによる動画に適用できる。ブリツタは最大３つのデ
ータ源からのデータを効率的に取込み、256の異なる方
法のうちの１つによりデータを組合せ、それら組合わせ
たデータを格納領域に随意に格納できる。ブリツタは矩
形に構成されたメモリ領域に、パターン化されたライン
を１秒当り約百万ドツトの速さで引くことができる。そ
して、領域の塗込みを効率良く処理することができる。 本願発明の更なる目的や利点は以下の説明を読むこと
により、当業者にはより明らかになるであろう。 図面の簡単な説明 本願発明は後続の好適な実施例の詳細な説明を、添付
した図面と関連付けて読むことにより、より一層理解さ
れるであろう。 第１図はアドレス・ジエネレータ（Agnus）チツプの
ブロツク図、 第２図は回路のビツトマツプイメージ・マニユピレー
タ（Blitter（ブリツタ））の機能ブロツク図、 第３図は回路のラインペン・レジスタと同期カウンタ
部分のブロツク図、 第４図は回路のRAMアドレス・ジエネレータ部分のブ
ロツク図、 第５図はビツトプレーンDMA制御回路のブロツク図、 第６図は回路のスプライト垂直方向比較器と位置レジ
スタ部分のブロツク図、 第７図はコプロセツサ（Copper）のブロツク図、 第８図はアミガ（Amiga）システムのブロツク図、 第９図はデイスプレイ・エンコーダ（Denise）チツプ
のブロツク図、 第10図はビツトプレーン・データレジスタと配列器の
ブロツク図、 第11図はスプライト・データレジスタと配列器のブロ
ツク図、 第12図は衝突検知回路の回路図、そして 第13図は表示優先順位制御回路の回路図である。 好適な実施例の詳細な説明 アミガ（Amiga）パーソナルコンピュータは低コスト
で高機能のグラフイツクとサウンドシステムで、ビデオ
ゲームやパーソナルコンピュータの応用分野の高位に位
置している。そのシステムはモトローラ社製の16/32ビ
ツトのマイクロプロセツサ68000で制御される３つのカ
スタムICを含んでいる。これらICチツプは標準的なテレ
ビジヨンあるいはRGBカラーモニタに、すばらしいカラ
ーグラフイツクを提供できる。これらはゲームセンター
の画質の解像度や、ビデオゲームやアニメーション及び
低解像度の写真を表示できる色、あるいは画面のテクス
トに最大80キヤラクタを表示できる。サウンド回路は、
音質の点で市販のシンセサイザーに匹敵できるように、
４つのチヤネルのそれぞれに複合波形を複製することが
できる。伝統的な設計規則、製造工程の仕様及び回路密
度を使用することにより、チツプのコストが低く保たれ
ている。ほとんど全てMOS製造に技術に支えられている
共通シリコンゲートNMOSの製造工程が選択されている。 第８図のアミガシステムのブロツク図により、Agnus,
Denise及びPaulaで示された３つのカスタムチツプと、
それらがいかにシステムのアドレスバスとデータバスに
接続されているかが示されている。このブロツク図は、
RAM401と、３つのカスタムチツプの全てと、双方向性の
トライステートバツフア403を通して68000マイクロプロ
セツサ402とを接続しているシステムバスを示してい
る。システムデータバス404は16ビツトで、双方向性の
バスである。レジスタアドレスバス405あるいはRGAバス
は、Agnusチツプに関してのみ双方向性のバスである。R
AM401へのアドレスは、モトローラ68000プロセツサ402
あるいはAgnusチツプからのDRAバス406のいずれかから
入力され、マルチプレクサ407の制御によりそのいずれ
かが選択される。レジスタアドレスバス405あるいはRGA
バスは、DMAでないときは、トライステートバツフア409
を通して68000の出力線408の下位アドレスビツトにより
駆動される。これにより、マイクロプロセツサ402はカ
スタムチツプを、あたかもRAMであるかのように読み書
きできる。 DAMサイクルが必要なときは、Agnusチツプ410はデー
タバス要求線（DBR）411に信号を出力して、マイクロプ
ロセツサ402に知らせる。これにより、バス制御回路412
は線413上にDTACK信号を出力する。この信号は68000マ
イクロプロセツサ402の動作を中止させ、トライステー
トバツフア403と409を切換える。これにより、もはやプ
ロセツサ402はシステムデータバス404あるいはRGAバス4
05をアクセスすることがなくなる。このDMAモードで
は、Agnusチツプ410はそれ自身のアドレスバス、すなわ
ちDRAバス406でRAM401をアドレスする。なお、このバス
406はバス制御回路412の制御のもとにマルチプレクサ40
7によりRAM401に入力されるように選択されている。一
方、同時に、レジスタ・アドレスバス（RGA）405にデー
タの目的先アドレスが出力されている。RGAバス405上の
レジスタアドレスは、RAM401よりのデータの目的先とし
て、Agnusチツプ410を含む３つのカスタムチツプのいず
れかの複数のレジスタの１つを選択する。 マイクロプロセツサ402とカスタツチツプ、Agnusチツ
プ410、Deniseチツプ420、Paulaチツプ430との間の対話
によるアミガ（Amiga）コンピユータシステムの動作の
より詳細な説明は、1985年の７月19日に出願された“ビ
デオゲーム及びパーソナルコンピュータ”出願番号756,
910、ここでは番号のみを示す継続中の出願に示されて
いる。本願発明は主として、Agnusチツプ410とDeniseチ
ツプ420を１つにまとめたハードウエアを特徴としてい
る。そして、Agnusチツプ410とDeniseチツプ420のブロ
ツク図は、それぞれ第１図と９図に示されている。ま
た、Paulaチツプ430に関連したハードウエアと特徴に関
する説明は、1986年７月18日に出願された継続中の出願
“パーソナルコンピュータの周辺制御回路”出願番号88
6,614に記述されている。この出願は参考のためにここ
に組込まれている。 Agnusチツプ410はアドレスジエネレータチツプである
（第１図）。そのサイズは238×281平方ミルで、約21,0
00個のトランジスタを含んでいる。その主な機能（チツ
プエリアにおける）は、DMAサイクルの間に全てのレジ
スタのアドレスとRAMアドレスを出力する、RAMアドレス
ジエネレータ45とレジスタアドレス・エンコーダ43であ
る。DMAはメモリとカスタムチツプのうちの１つとの間
で、マイクロプロセツサ402による割り込みルーチンの
実行を要求することなくデータを転送する方法である。
AgnusチツプはAmigaシセツムのためのDMAチヤネルコン
トローラの全てを含んでいる。それはまた、プリツタと
呼ばれるハードウエアのビツトマツプイメージ・マニユ
ピレータ67や、コパー（Copper）として示された表示同
期用コプロセツサ47を含んでいる。Agnusチツプのブロ
ツク図は、DMA制御回路や、レジスタアドレスバス405及
びRAMアドレスバス406の駆動回路を示しており、DMA制
御回路のそれぞれの１つよりの出力は、番号が付けられ
た２本の矢印で区別されている。これらの矢印は、これ
らコントローラのそれぞれからのDMAチヤネルの数を示
している。これらコントローラはレジスタアドレス・エ
ンコーダ43とRAMアドレス・ジエネレータ45を駆動して
いる。 Agnusチツプ410自体のレジスタを使用したデータ転送
を含む、３つのチツプのいずれも含む全てのDMAデータ
転送のために、Agnusチツプ410は、データ源（ソース）
と目的先（デステイネーション）の２つのアドレスを出
力している。DMAデータ転送におけるソースはほとんど
いつもダイナミツクRAMで、そのRAMはRAMアドレスジエ
ネレータ45でアドレスされる。チツプレジスタはほとん
どいつもDAMデータ転送の目的先になつており、レジス
タアドレスエンコーダ43でアドレスされている。 優先順位制御回路73は、第８図に示されたバス制御回
路412は、線411上を介してバス要求信号DBR信号を出力
している。このバス制御回路412はDMA動作中、68000マ
イクロプロセツサ402がRAM401をアクセスさせないよう
にするのに必要である。DMA制御回路41,47,53,57,61及
び65のそれぞれは優先順位要求信号を出力し、優先順位
制御回路73からの優先順位・エネーブル信号を入力して
いる。実際の回路はDMA制御回路のデイジーチエイン接
続したものに似ており、種々のタイプのDAM要求に対し
種々の優先順位を与えている。優先順位制御回路73はビ
デオビームカウンタ117よりビデオビーム計数値を入力
する。このビームカウンタ117は同期カウンタ回路31に
含まれており、あるDMAチヤネルに付与された優先順位
に影響を与えることができる。メモリアクセスサイクル
は後述するように、DMA制御回路とプロセツサ402の間で
割当てられている。そして、例えば、ビデオビームの計
数値がビームがデイスプレイをスキヤンしていて、ブラ
ンクでないことを示していると、ビツトプレーン表示の
ためのDMA制御回路には優先権が与えられ、ビツトプレ
ーンDMA制御回路がデータバス404へのアクセスを要求す
るといつも、優先順位制御回路73よりバス要求信号が出
力される。 ３つのカスタムチツプのいずれかの１つのレジスタ
を、データバス404を介したRAM401へ、あるいはRAM401
からのソースあるいは目的先として選択するために、レ
ジスタドレスエンコーダ43は、アミガコンピユータの25
個のDMAチヤネルの１つがアクテイブになるといつも、R
GAバス405上に前もつて定められたアドレスを出力す
る。レジスタアドレスバス405上の全てのアドレスは、A
gnusチツプ410のレジスタアドレスデコーダ27に入力さ
れる。このデコーダ27は、ブリツタ、コパー及びアグナ
スチツプに含まれる他のレジスタ全てに複数の出力線29
を出力している。Agnusチツプ410のレジスタの１つがア
ドレスされると、デコーダ27はその出力線29の１つに出
力する。これにより、レジスタアドレスバス405のアド
レスにより選択された特定のレジスタによつてのみ、デ
ータバス404がアクセス可能になる。レジスタアドレス
エンコーダ43はDMAチヤネル制御回路によつて駆動さ
れ、各DMAチヤネルのための制御回路によつて選択され
た特有のコードでレジスタアドレスバス405を駆動して
いる。RGAバス405の８ビツトは、十分なアドレス情報を
提供できるため、３つのチツプの各レジスタはそれぞれ
固有のアドレスを持つことができ、ときにはチツプ選択
線あるいはレジスタのリード／ライト線を使用すること
なく、読込みや書込みを区別できる。Agnusチツプ410が
DMA動作中でないときはいつも、エンコーダ43はRGAバス
405に８個の“1"を出力する。これはデフォールト（不
履行）あるいは“アドレスがない”ことを表している。 レジスタアドレスエンコーダ43により、レジスタアド
レスバス405上にRAM401からのデータの転送先アドレス
が出力されている間、RAMアドレスジエネレータ45はRAM
401のメモリワードをアクセスするためのアドレスを出
力し、それをDRAバス406上に出力する。こうして、DMA
動作が発生すると、Agnuaチツプ410はデータバス要求線
411に信号を出力し、RAMアドレスバス406でRAMの１ワー
ドをアドレスする。RAMアドレスジエネレータ45は、第
４図により詳しく示されている。 アミガパーソナルコンピュータ・システムは、全部で
25個のDMAチヤネルを備えている。第１図に示すよう
に、25の全DMAチヤネルの制御信号はRAMアドレスジエネ
レータ45に入力される。RAMアドレスジエネレータ45
は、一組の25個のポインタレジスタ138（第４図）を含
み、各ポインタレジスタは18ビツトアドレスを有し、特
定のDMAチヤネルのために、次にフエツチされるデータ
のメモリにおける位置を指示している。ポインタレジス
タ138には、プログラム制御のもとに、プロセツサ402あ
るいはコプロセツサ47によりデータ（アドレス）がロー
ドされる。DMAチヤネルは以下に述べる部分と関連して
いる。それらは、スプライトDMA制御回路41（８チヤネ
ル）、コパー（Copper）47（１チヤネル）、オーデイオ
DMA制御回路53（４チヤネル）、ビツトプレーンDMA制御
回路57（６チヤネル）、デイスクとリフレツシユDMA制
御回路61（２チヤネル）及びブリツタDMA制御回路67
（４チヤネル）である。25個のDMAチヤネルのそれぞれ
に対し、18ビツトのRAMアドレスポインタは指示された
ポインタレジスタ138に格納され、DMAによりアクセスさ
れるべきRAM401のメモリアドレスのデータを選択するた
めにそのチヤネルがアクテイブになると、その後DRAバ
ス406に出力される。Agnusチツプ410よりのDRAアドレス
線は、チツプ内でマルチプレクサ69により上位及び下位
の順にバイトが予め複合されており、それで18というよ
りもむしろ９本の線が一度にRAMアドレスバス406にAgnu
sチツプ410から出力される。これにより、９本のピンを
他の目的のために使用できる。第１図と第４図のマルチ
プレクサ69は、直接DRAバス406に接続された出力バツフ
アレジスタ141を含んでいる。 RAMアドレスバス406は９本のピンからなるバスで、18
ビツトのマルチプレクスされたアドレスを伝達して、RA
M401に格納された256kワード（512kバイト）の１つをア
ドレスしている。バス406はいつもAgnsuチツプ410によ
り駆動されており、外部から選択されたりデマルチプレ
クサされるときに、RAM401のアドレスピンを駆動する。
バス上のアドレスは、データが実際に伝達される前に、
RAM401にラツチされるように1/2メモリサイクル早く出
力される。RAMアドレスの下位９ビツトは、先立つメモ
リサイクルの最後の半分の間にバス406に出力される。R
AMアドレスの上位９ビツトは、現在のDMAサイクルの最
初の半分の間にバス406上に出力される。現在のDMAサイ
クルの第２の半分の間に、RAMに含まれていたデータは
３つのカスタムチツプのうちの１つの選択されたレジス
タに伝達され、それと同時に、次のDMAサイクル（もし
要求されれば）のためのRAMアドレスの下位９ビツト
が、RAMアドレスバスに出力される。 データ転送の間、RAMが転送先であれば、データは現
在のDMAサイクルの最初の半分の間にレジスタからRAMに
転送される。これを早読出しと呼ぶ。マイクロプロセツ
サにより読出される時、多くのレジスタはデータ源（ソ
ース）として動作するが、２つのチツプ・レジスタのみ
がRAM401へのDMAデータ転送のデータ源となる。これら
はブリツタ転送先レジスタ113とデイスクデータリード
レジスタ（図示せず）である。これらのDMA動作では早
読出しサイクルを使用している。これは、DMAサイクル
の最初の半分が終了するまでに、RAM401でデータを利用
できるように、チツプレジスタよりデータが非常に早く
読まれなければならないためである。この結果、Agnus
チツプ410により、ごく短時間にレジスタアドレスをレ
ジスタバス405に出力することができる。従つて、RGAバ
ス405に出力された早読出しアドレスは、サイクル確認
のためのダミーアドレスである。チツプアドレスデータ
は、現在のDMAサイクルの開始時に、Agnusチツプ410に
よつて自動的に出力される。これは、これら２つのDMA
サイクルのいずれかが発生しそうなとき、チツプがそれ
を前もつて決定できるようにするためである。 第４図のRAMアドレスジエネレータ45は、RAMアドレス
バス406、25個のポインタレジスタ138からなる１組、６
個のモジュールレジスタ131からなる１組及び６個のバ
ツクアツプ（あるいは位置）レジスタ129からなる１組
とからなつている。前述された25個のDMAチヤネルのそ
れぞれは、データバスへのアクセスが得られたときに、
ダイナミツクRAM401をアドレスするためのアドレスポイ
ンタを使用している。レジスタ138は18ビツトのレジス
タで、マイクロプロセツサ401あるいはコパー47により
開始アドレスがロードされる18ビツトのレジスタであ
る。各ポインタはDRAバス406上のアドレスとして使用さ
れ、次に使用されるメモリの次のアドレスを指示するた
めに、一般的には１づつインクリメントされる。１つの
DMAチヤネルが同じアドレスで繰返し再スタートされな
ければならないとき、アドレスポインタはハードウエア
レジスタにより自動的に再ロードされる。これはバツク
アツプあるいは位置レジスタ129を用いて実行される。
６個のバツクアツプレジスタがあり、４つのオーデイオ
チヤネルに対して４個、２つのコパーの間接ジヤンプレ
ジスタに対して２つの位置レジスタがある。オーデイオ
DMAの場合は、オーデイオ波形の出力が終了するといつ
も、バツクアツプ値がポインタレジスタに再ロードされ
る。コプロセツサあるいはコパー47の場合は、２つのコ
パー位置レジスタ129のいずれかのアドレス（ストロ
ボ）が書込まれたときはいつも、バツクアツプ値がポイ
ンタレジスタ138（プログラムカウンタ）に再ロードさ
れる。 ビツトプレーンDMA制御回路57とブリツタ67はビツト
マツプビデオイメージを表示するのに使用される。ウイ
ンドウ、即ちスクリーンに表示されるビデオイメージ
が、RAM401に格納されたより大きなイメージの一部分で
あるとき、ビツトプレーンポインタレジスタ138に格納
されるデータアドレスの値が、画素の１つの水平線の終
端のアドレスから、そのイメージのためにスキヤンされ
る次の画素ラインの開始位置のアドレスまで増加される
必要がある。これを行うためにモジユール・レジスタ13
1が使用される。６つのモジユールレジスタ131があり、
４つのブリツタチヤネルのため４つ、そして３つの偶数
ビツトプレーンチヤンネルと３つの奇数ビツトプレーン
チヤネルにより個々に使用される２つのレジスタがあ
る。モジユールレジスタにはアドレスジヤンプ値が予め
ロードされている。このジヤンプ値はスクリーン上の水
平ラインに表示されている最後のワードと、次のライン
の最初のワードの始めまでのメモリにおけるワード数に
等しい値である。ビデオスキヤンラインの終端に到達す
るときに、対応するポインタレジスタ138のアドレスを
単に１ずつ増加させる代わりに、次のビデオスキヤンラ
インを表示するデータの最初となるRAM401のデータをア
クセスするために、モジユールレジスタ131に格納され
ているアドレスジヤンプ値をアドレスポインタに加算す
る。６つのビツトプレーンは２つのモジユールレジスタ
しか有しておらず、１つのレジスタは偶数のビツトプレ
ーン用に、１つは奇数のビツトプレーン用に確保されて
いる。このようにして、２つのプレイフイールドの各々
に対して、メモリに格納されるデータの量をスクリーン
に表示されるデータ量よりも多くすることができる。各
ブリツタチヤネルはそれ自身のモジユールレジスタを有
している。そこで、ブリツタにより処理される３つの
“ソース”イメージと、１つの“目的先”イメージのそ
れぞれは、メモリに格納される種々のサイズのイメージ
を有している。もちろんスクリーンは単一サイズの１つ
のウインドウのみを表示できる。 RAMアドレスジエネレータ45には18ビツトの加算器137
があり、この加算器はポインタレジスタにおけるインク
リメントやデクリメントを実行しており、また、スクリ
ーンをスキヤンしているビームが水平方向のスキヤンラ
インの終端に到達したときに（ビデオビームカウントと
データフエツチ停止レジスタの値とを比較して決められ
る）、ビツトプレーンやブリツタDMAチヤネルのため
に、モジユールレジスタ131に格納されたモジユールを
加算あるいは減算している。加算器137は、前述したオ
ーデイオDMAあるいはコパーDMAの発生時に、対応するポ
インタレジスタ138の値に代えて、６個のバツクアツプ
レジスタ129の値を“加算”（置換える）するように切
換えられる。バツクアツプレジスタ129とモジユールレ
ジスタ131は、第１図と第４図のレジスタアドレスデコ
ーダ27からのエネーブル線29の制御のもとに、加算器13
7へ出力している。それで、唯一のモジユール値あるい
はバツクアツプ値だけが、一度に加算器137に入力され
る。第４図に示すように、コパー47とオーデイオDMAコ
ントローラ53に反応する線133上のゲート禁止信号は、
ゲート135を制御している。ゲート135がレジスタ138か
ら加算器137への全ての入力を“0"に駆動している間、
加算器137が加算モードで動作して、ゲート135がバツク
アツプ再ロード動作を制御している。これにより、バツ
クアツプレジスタ129の値がレジスタ138のそれ以前の値
に置換えられる。インバート命令とキヤリイ命令がDMA
コントローラから加算器137に供給され、キヤリイ及び
インバート命令によつて供給される２ビツト入力に対応
して、加算器137により４つの動作が実行される。イン
バート命令は、要求に応じて、例えばメモリオーバーラ
ツピングを含むあるブリツタ動作の間、加算器を降順モ
ードで動作させる。これにより、１つずつの減算やデク
リメント動作が、加算あるいはインクリメント動作に代
わつて選ばれる。キヤリイ命令は、必要に応じてモジユ
ール値及びバツクアツプ値を使用するために、ポインタ
を単にインクリメント／デクリメントする代わりに、加
算器により２つの入力を加算したり減算させることがで
きる。加算器137はポインタ復帰値を供給しており、こ
の値は次のメモリサイクルの間に使用されるアドレスを
ポインタレジスタ138にセツトするために、マルチプレ
クサ139に出力される。マルチプレクサ139はまたデータ
バス404からの値を入力する。マルチプレクサ139へバス
上のビツトのいくつかを繰返して入力することにより、
16ビツト以上のデータを16ビツトのシステムデータバス
から入力できる。データバス404上のデータあるいは加
算器138からのポインタ復帰値のいずれかがマルチプレ
クサ139で選択され、レジスタアドレスデコーダ27で選
択された特定のポインタレジスタ138にロードされる。 ビツトプレーン制御レジスタ55とビツトプレーンDMA
制御部57が第５図に示されている。ここにはレジスタ14
3で示されたいくつかのビツトプレーン制御レジスタが
あり、データバス404よりのデータを入力している。各
ビツトプレーン用の制御レジスタ143は各ビットプレー
ンをイネーブルにするビットを含み、レジスタアドレス
デコーダ27よりのエネーブル信号の制御のもとにデータ
がロードされる。レジスタ143の出力はタイミング入力
とビツトプレーンの動作信号とともに、ステートシーケ
ンス145に並列に入力される。シーケンサ145は６つのビ
ツトプレーンDMAチヤネルのそれぞれに対して、６つの
出力線の１つにパルスを出力する。各出力ラインはRAM
アドレスジエネレータ45とレジスタアドレスエンコーダ
43の両方に送られる。第４図のRAMアドレスジエネレー
タ45への出力は、RAMのそのアドレスに格納されたビツ
トプレーンデータをアクセスするために、RAMアドレス
バス406へ出力するための特定のポインタ選択するのに
使用される。レジスタアドレスエンコーダ43への同じ出
力により、エンコーダはメモリのビットプレーンの開始
／停止制御回路からのビツトプレーンデータの目的先を
選択するために、レジスタアドレスバス405に出力しな
ければならない８ビツトコードを選択する。線149上の
ビツトプレーン動作信号が優先順位制御回路73から出力
され、ビツトプレーンDMA制御部がメモリアクセスを要
求するとき、そのDMA制御部の優先順位を与える。ビデ
オビーム計数値がデイスプレイがオンで優先順位が与え
られなければならないことを指示しているときにのみ、
動作（run）信号が出力される。これは、ビツトプレー
ンの開始／停止制御回路が、ビットプレーン制御レジス
タ55の間に含まれているデイスプレイウインドウの開始
レジスタと停止レジスタ、そしてデータフエツチの開始
及び停止レジスタにセツトされた限界値の間に、ビデオ
ビームの計数値が存在していることを指示しているとき
にのみ発生する。エンコーダ43とポインタレジスタ138
へのライン上に出力するための第５図の回路は、DMA制
御部の全てに使用される回路と同様である。 同期カウンタとラインペンレジスタ31は、第３図に示
されている。レジスタアドレスデコーダ27より線29の１
つがエネーブルになると、その回路はデータバス404に
アクセスする。ライトペン入力信号33はライトペンレジ
スタ回路119に入力され、テレビジヨン同期信号35は、
同期ビデオカウンタ117により、デイスプレイの動作と
プロセツサの動作との同期を取るためにデイスプレイに
出力される。ライトペン信号33はその回路に接続された
ライトペンポートから入力され、レジスタアドレスデコ
ーダ27の制御のもとに、ビームがライトペンを通過した
とき、ロードされるビーム計数値をデータバス404上に
出力する。同期ビデオビームカウンタ117の出力は、コ
パー47、スプライト垂直位置比較器39及び優先順位制御
回路73に入力される。ビーム計数値はどのDMA制御部が
次のメモリサイクルを要求できるかを決定したり、スプ
ライトを表示したり、及びブランキング間隔あるいはデ
イスプレイの中央部で、コパー47によりレジスタの内容
を変更するのに重要である。 スプライトのための垂直位置と比較回路の詳細は第６
図に示されている。最大８個のスプライトのために、垂
直開始位置レジスタ153と垂直停止位置レジスタ155に
は、レジスタアドレスデコーダ27の制御により、データ
バス404からデータがロードされる。各スプライトチヤ
ネルは、スプライトの表示を開始させたり、停止させる
ために、スプライトDMAコントローラ41のステートシー
ケンサに２本の出力線120を送出している。同期ビデオ
ビームカウンタ117はスプライト垂直位置比較器39に、
計数値からなる垂直位置を出力している。比較器39への
他の入力は、各スプライトの垂直開始及び垂直停止位置
レジスタの両方から供給されている。垂直方向の計数値
が、レジスタ153と155のいずれかの値を越えるか、その
値に等しくなると、その出力が対応するライン120を通
してスプライトDMAコントローラ41に送られる。スプラ
イトDMAコントローラはステートシーケンサを有し、８
個のスプライトのそれぞれのための垂直位置比較器の出
力を入力し、レジスタアドレスエンコーダ43、その次に
８個のスプライトのそれぞれに出力線を有しているRAM
アドレスジエネレータ45のポインタレジスタ138を駆動
している。 コパー（Copper）47は１つのDMAチヤネルを使用し
て、その命令をフエツチするコプロセツサである。コパ
ー47に対応するポインタレジスタ138に記憶されたポイ
ンタは、命令あるいはプログラムカウンタで、コパーの
ためにプログラム命令のメモリにおける開始アドレスが
予めロードされていなければならない。コパーは、プロ
グラムを実行するためにプロセツサ402を自由にしなが
ら、ほとんど全てのグラフイツクシステムを制御でき
る。コパーはまたチツプ上のレジスタのほとんどの内容
に直接影響を与えることができる。コパーはグラフイツ
ク表示において中央のスクリーンを修正したり、表示の
間の垂直ブランキング周期の間に発生させなければなら
ないレジスタの値を変更を指示するための強力な手段と
しての役割を果している。特に、コパーはレジスタの更
新制御や、スプライトの位置の変更、カラーパレツトの
変更、オーデイオチヤネルの更新及びブリツタの制御な
どを行うことができる。コバー47はコプロセツサで、た
つた３つの命令からなるそれ自身の命令セツトを有して
いる。コパーは次の命令を実行できる。WAITはスクリー
ン上をスキヤンしているビームが、スクリーン上のX,Y
座標で指定された特定の位置に到達するのを待つ。MOVE
はRAMのデータを特別な目的のレジスタの１つに移動す
る。そして、SKIPはビデオビームが既にその特定の位置
に到達しているときは、次の命令を飛ばす。これらの命
令の全ては連続したメモリ位置に置かれた２つの16ビツ
トワードからなつている。コパーは命令をフエツチする
度に、２つのワードをフエツチする。MOVEとSKIP命令は
２つのメモリサイクルと２つの命令ワードを要し、WAIT
命令は３つのメモリサイクルを要する。アミガシステム
のためにセツトされたDMA時間スロツトの配分に従つ
て、奇数のメモリサイクルのみがコパー47により要求さ
れる。それで、MOVEとSKIP命令を実行するためには、４
つのメモリサイクルを要し、WAIT命令には６つのメモリ
サイクルが必要となる。 MOVE命令はRAM401より目的先のレジスタにデータを転
送する。MOVE命令の最初のワードは目的先のレジスタの
アドレスを含み、MOVE命令の２番目のワードは無関係で
ある（そこには転送されるデータが含まれている）。WA
IT命令によりコパー47は、ビーム位置の計数値が命令で
特定された座標値に等しくなるか、それよりも大きくな
るまで待たされる。このウエイト中、コパー47はシステ
ムデータバス404をオフにし、いかなるメモリサイクル
も使用しない。第１の命令ワードはビーム位置の垂直及
び水平方向の座標値を含んでいる。第２の命令ワードは
エネーブルビツトを含んでいる。このエネーブルビツト
は、ビーム位置の計数値のどのビツトが比較するのに使
用されるかを指示するマスクを形成するのに使用され
る。SKIP命令により、ビデオビーム位置の計数値が命令
中で与えられた値に等しいか、それよりも大きくなると
コパーは次の命令をスキツプする。 コパー47は第７図に、より詳しく示されている。第１
の命令レジスタは173はデータバス404から入力した最初
の命令ワードを格納しており、一方、第２の命令レジス
タはデータバス404から受取つた２番目の命令ワードを
受け取る。バス404からレジスタ173と175へのデータの
ロードは、レジスタアドレスデコーダ27からライン29上
に送られたエネーブル信号によつて制御される。第１番
目の命令ワードと２番目の命令ワードの最下位ビツト
は、３つの命令のいずれが実行されるかを決定するのに
使用される。このように、単一ビツトの制御線177と181
は、最初と２番目の命令ワードの最下位ビツトのそれぞ
れを、命令操作コードデコーダ179に入力している。操
作コードデコーダ179は入力の２ビット（ビット０を含
まない）を実行されるべき命令を決定するのに使用し、
MOVE命令線183、SKIP命令線185あるいはWAIT命令線187
のいずれかをエネーブルにする。要求された命令を表し
ているこれら３つの出力線はステートシーケンサ199に
入力される。 最初の命令レジスタにロードされた下位の８ビツトは
遅延ラツチ回路191に出力される。MOVE命令がコパー47
で実行されると、これら８ビツトは、２番目のワード命
令のフエツチの間にデータバス上にあるデータが格納さ
れるレジスタのアドレスを特定している。コパーでMOVE
命令が実行されると、遅延ラツチ回路191よりの８ビツ
トデータは、遅れてレジスタアドレスエンコーダ43から
出力され、バッファ回路21とレジスタアドレスバス405
に出力される。RGAバス405の８ビツトにより、アドレス
されている特定のレジスタがエネーブルにされ、そのコ
パーに対応するポインタレジスタ138で特定されたRAM40
1のアドレスからデータバス404に出力されているデータ
を受取ることができる。 同期カウンタ回路31のなかに含まれたビデオビーム位
置カウンタ117は、コパー47の比較器193に15ビツトのデ
ータを出力している。ビデオビーム位置カウンタ117の
内容は、表示をスキヤンしている電子ビームがスクリー
ン上で到達した位置を示している。WAITあるいはSKIP命
令の間、第１の命令ワードレジスタ173のビツト１−15
は、水平（ビツト１−７）及び垂直（ビツト８−15）ビ
ーム位置を特定しており、ANDゲート195への１組の入力
データを形成している。ビームカウンタ117からの入力
値は、比較器193でANDゲート195よりの入力値と比較さ
れる。ANDゲート195の他の入力組として、第２の命令ワ
ードレジスタ175に含まれる下位ビット（ビット０を含
まない）が供給されている。これらのビツトはマスクを
作成するのに使用されるエネーブルビツトで、比較器19
3はWAITあるいはSKIP命令の間、比較に際しあるビツト
を無視する。最初の命令ワードによつて特定され、２番
目の命令ワードのエネーブルビツトによつてマスクされ
ていないビーム位置ビツトが、さらなる動作が取られる
前に、比較器193において、ビデオビーム位置カウンタ1
17の計数値に対してストテされる。比較器193の出力は
ステートシーケンサ199に送られる。 ステートシーケンサ199はビーム計数値の比較結果
と、実行される命令を特定する入力に対して、ジャンプ
アドレスストロボに応答して３つの出力信号を出力して
いる。線219上のフエツチ出力は、レジスタアドレスエ
ンコーダ43と、RAMアドレスジエネレータ45のポインタ
レジスタ（プログラムカウンタ）の両方に送出される。
それでコパー47は、優先順位制御回路73が許可するとメ
モリにアクセスすることができる。出力線221と223は第
４図に示すRAMアドレスジエネレータ45に送られる。第
４図の線133上のゲート禁止信号は、出力線221と223が
ともにワイヤドオアされて得られる。そこで、いずれか
の出力により、加算器137はバツクアツプ（位置）レジ
スタ129の値をプログラムカウンタ138に置換えることが
できる。２つの出力、JUMP1とJUMP2がまた２つの各位置
レジスタ129に送られる。この位置レジスタ129は、コパ
ー47により次に実行される命令が記憶されているRAM401
のアドレスを記憶している。第１の位置レジスタ129と
第２の位置レジスタ129は、コパー47で使用される２つ
の間接ジヤンプアドレスを含んでいる。コパー47はプロ
グラムカウンタ（プリンタレジスタ138）を使用し、各
データフエツチの後、プログラムカウンタをインクリメ
ントしながら、RAM401からその命令をフエツチしてい
る。 ジャンプストロボ（strobe）アドレスが書込まれる
と、対応する位置レジスタに格納されたアドレスは、コ
パー47のプログラムカウンタにロードされる。これによ
り、コパー47はメモリの新な位置にジヤンプできる。そ
して、ここから次のプログラム命令がフエツチされる。
そして、プログラム命令のフェッチは、レジスタアドレ
スデコーダ27から他のジヤンプアドレス・ストロボが発
生するまで連続して行われる。各垂直ブランキング間隔
の開始時には、第１の位置レジスタ129のアドレスは、
自動的にプログラムカウンタを開始するのに使用され、
JUMP1の出力が起動される。そして、垂直ブランキング
間隔の最後には、第１の位置レジスタ129で特定されたR
AM401のアドレスの命令により、コパー47は自動的にそ
の動作を再び開始する。 ブリツタDMAコントローラ65の動作は、第４図と第５
図とを参照して十分に説明される。ブリツタ制御レジス
タのそれぞれはレジスタアドレスデコーダ27よりの線29
によつてエネーブルされ、バス404よりレジスタ63の１
つにデータを転送している。ブリツタ制御レジスタ63は
ステートシーケンサに送出する出力を有しており、この
シーケンサはビツトプレーンコントローラ57に関連して
説明されたステートシーケンサ145と同様の構成を有し
ている。ステートシーケンサの出力、即ち、４つのブリ
ツタDMAチヤネルに対して全部で４つの出力は、レジス
タアドレスエンコーダ43に入力されている。このレジス
タアドレスエンコーダ43は、バス制御回路412にライン4
11を通してデータバス要求を出力するための優先順位制
御回路73を備え、また特定のレジスタを選択するコード
をレジスタアドレスバス405上に出力している。これら
４つの出力はまた、RAMアドレスジエネレータ45に送ら
れている。ここでは、ポインタレジスタの１つが選択さ
れ、加算器137の入力として、逆（インバート）命令や
キヤリイ命令を出力するための存在する加算制御回路が
ある。 第１図に示されたオーデイオDMAコントローラ53の動
作は、ビツトプレーンDMA制御のための、第４図と第５
図に示された回路に非常に良く似ている。左右のオーデ
イオ制御情報を保持する１組のレジスタ51があり、これ
らレジスタの出力は、第５図にビツトプレーンDMAチヤ
ネルで示されたステートシーケンサ145と同様の４つの
出力を有しているステートシーケンサに接続されてい
る。しかし、ビツトプレーン及びブリツタDMAコントロ
ーラの場合のように、モジユール（Modulo）レジスタよ
りむしろ、オーデイオDMAコントローラにより、バツク
アツプレジスタに追加された出力が供給されている。コ
パー47のジヤンプ出力のように、これらの出力は互いに
ワイヤードオアされ、加算器137による加算以外を実行
させるため、線133にゲート135に対するゲート禁止信号
を供給している。対照的に、ビツトプレーン及びブリツ
タ制御レジスタ55と63のために、適当な時刻にモジユー
ルレジスタ131への出力の送出をエネーブルにするため
に、ディスプレイウインドウ開始・停止レジスタやブリ
ッタサイズレジスタのようなレジスタに表示位置計数デ
ータがロードされる。 ブリツタ67のハードウエアが第２図の機能的ブロツク
図で示されている。データバス404はレジスタアドレス
デコーダ27の制御のもとに、Ａ及びＢソースデータレジ
スタ77と79に入力されている。Ａ及びＢソースデータレ
ジスタ77と79のそれぞれは、それ以前にレジスタ77と79
に入力されていたデータワードを格納するソースレジス
タ77aと79aを備えた２つの16ビツトレジスタを含んでい
る。Ａ及びＢソースデータレジスタのそれぞれは16ビツ
トのバレルシフタ81に16ビツトワードを出力している。
データバス404はまた、最初と２番目のワードをＡマス
クレジスタ83と85に入力され、これらマスクレジスタか
らの出力はＡソースマスク回路90にロードするために入
力されている。Ａマスク回路90は、レジスタ77のワード
がブリツタウインドウの水平方向のラインの最初及び、
あるいは最後であるとき、第１図に示すブリツタDMAコ
ントローラ65から、モジュールレジスタ131をイネーブ
ルにする制御信号を入力する。 データバス404はまた、レジスタアドレスデコーダ27
の制御のもとに、Ｃソースデータレジスタ89に入力を供
給している。Ｃソースデータレジスタ89は論理ユニツト
91にデータを出力している。この論理ユニツトは、A,B
及びＣレジスタから入力した３つの入力に対し、取り得
る256通りの論理演算の１つを実行するように制御され
ている。ブリッタ制御レジスタ63の間のＡシフトカウン
タレジスタ93とＢシフトカウントレジスタ95のそれぞれ
には、データバス404から４ビツトのデータがロードさ
れる。シフトカウントレジスタ93と95からの４ビツト出
力は、バレルシフタ81に供給されている。バレルシフタ
81は、各ソースからの32ビツトを含むシフタで、Ａ及び
Ｂソースデータレジスタ77と79に対し個々に最大15ビツ
トのシフトを行うことができる。各ソースのバレルシフ
タ81からの16ビツトの出力は、Ａ及びＢ保持レジスタ10
1と102に供給されている。保持レジスタ101と102は16ビ
ツトを出力している。ブリツタ制御レジスタ63の１つは
データバス404からのデータワードを入力している。ブ
リツタ制御ワードの８ビツトには、複数のミニターム
（論理式）を選択するビツトを含んでいる。これらのビ
ツトは論理ユニツト91に入力され、ＡとＢ及びＣソース
入力に関して実行されうる256個の論理演算の１つを選
択して組合せるために、８個の実行可能な論理式のいず
れかを選択することができる。 論理ユニツト91はまたフィル（塗り込み）論理回路を
含んでいる。この塗り込み論理回路は、スクリーン上に
表示されている表示対照物の水平方向の輪郭線間にビツ
トを塗込む（fill in）。この回路は、ブリツタ制御レ
ジスタ63の１つに塗り込む動作をエネーブルにするビツ
トがロードされていると、塗込みデータを作成するよう
に動作する。各ビツト及び各ワードに対して塗り込み回
路は、次のビツトのために、あるいは、現在のワードに
関するブリツタ動作が完了しているとき、次のワードの
最初のビツトのために、塗り込み実行信号（Fill Carry
Out）を線107上に出力する。水平方向のライン上に最
初に“1"が見出されると、排他的論理和回路108は、そ
の線上に他の“1"が出現するまで、後続の零列を“1"列
に変換する。論理ユニツト91の出力はＤ保持レジスタ11
3に入力され、Ｄ保持レジスタの出力はデータバス404上
に出力され、RAM401に格納される。 データはデータバス404を介してデイスプレイエンコ
ーダチツプ（Denise）420（第９図）に伝達されてい
る。双方向バツフア313はデータバスに接続され、この
データバスの延長部分315はDeniseチツプ420の回路を通
して続いている。このデータバス315は16ビツトで、種
々のレジスタはデータバス315のデータを入力し、デー
タバス315上にデータを出力している。これらのレジス
タはレジスタアドレスデコーダ319よりのロードエネー
ブル信号317によつて制御されている。このレジスタア
ドレスデコーダ319は、８ビツトであるレジスタアドレ
スバス（RGA）の延長部分325に接続されたバツフア回路
323を通し、レジスタアドレスバス405を介してアドレス
デコーダ319に格納された目的先“命令”を利用してい
る。レジスタアドレスデコーダ319は目的先“命令”を
デコードし、線317のうちの１つに出力して所望の目的
先レジスタに、あるいはそのレジスタよりデータ転送を
行うことができる。 データバス315に接続されたレジスタの中にはビツト
プレーン制御レジスタ327がある。これらのレジスタ327
はビツトプレーン選択配列回路329に制御信号を出力し
ており、このビツトプレーン選択配列器329は、６個あ
るビツトプレーンデータレジスタ331より入力したビツ
トプレーンデータを順番に並べる（配列器として）よう
に動作している。レジスタ331のそれぞれは、レジスタ
アドレスデコーダ319により選択されたときに配列器329
にデータを出力できるように、配列器に接続されてい
る。ビツトプレーン選択レジスタ329の出力は、ビツト
プレーンバス333を構成する６つのビットプレーンの各
々に対応する６ビットである。ビツトプレーンバス333
は、衝突検知回路335と表示優先制御回路337の両方に、
色レジスタを選択するデータを出力するように接続され
ている。 水平同期ビームカウンタ339がDeniseチツプ上にあ
り、Agnusチツプ410のビームカウンタと同期している。
このカウンタの出力はビツトプレーン制御レジスタ327
に接続され、スプライトの水平位置比較回路341に入力
されている。 スプライト水平位置レジスタ343は、８つのデータバ
ス315の各々よりのデータを入力している。スプライト
水平位置レジスタ343からの出力は、スプライトの水平
位置比較回路341に２番目の入力として入力されてい
る。このスプライト水平位置比較回路は341は、水平同
期ビームカウンタ339よりの８ビツトワードと、スプラ
イト水平位置レジスタ343の１つよりの１ワードとを比
較している。 ８個のスプライトのそれぞれに対し、データバス315
からのデータを入力する２つの８ビットのスプライトデ
ータレジスタ345がある。これらスプライトデータレジ
スタ345は、スプライト選択配列器347に色選択データを
を出力している。この配列器は、順番に並べるととも
に、８個のスプライトに対応する８対の信号線を出力し
てスプライトバス349を形成している。従つて、スプラ
イトバス349は16ビツト幅を有している。スプライト水
平位置比較回路341からのデータはスプライト選択配列
器347に入力されている。スプライトバス349は衝突検知
回路335と表示優先制御回路337の両方に接続されてい
る。 衝突制御レジスタ351はデータバス315よりのデータを
入力し、衝突制御レジスタ351の出力は衝突検知回路335
に入力されている。衝突検知回路335よりの16ビツト出
力は、データバス315データを出力できるように接続さ
れている衝突格納レジスタ353に入力されている。 ビツトプレーン優先順位及び制御レジスタ355はデー
タバス315からのデータを入力し、その出力は表示優先
順位制御回路337に接続されている。この表示優先順位
制御回路337は色選択レジスタ357に５ビットの色レジス
タ選択データを送出している。 色選択デコーダ357は、排他的に選択されて32個の色
レジスタ359の１つをエネーブルにする32本の出力線を
有している。これら色レジスタ359は、表示を行うのに
使用される赤、緑及び青色の電子銃を制御する12ビツト
コードを用いているデイスプレイ装置にビデオを供給す
るように動作している。32個の色レジスタ359には、デ
ータバス315よりデータがロードされる。 ビデオ出力は、ビツトプレーンバス333よりデータを
入力している保持及び修正回路360に送られる。この回
路360はビツトプレーン制御レジスタ355の１つよりの出
力によりエネーブルにされる。 マウスカウンタ361のような補助的な周辺機器コント
ローラもまたデータバス315に接続することができる。
そのようなマウスカウンタ361は、市販のカーソル移動
装置とともに使用でき、データバス315のデータを入力
したり、バス315上にデータをダンプすることができ
る。 ６つあるビツトプレーンデータレジスタ331（第10
図）は、それぞれ16ビツト幅を有している。６つのビツ
トプレーンデータレジスタ331のそれぞれは、ビットプ
レーン選択レジスタ329の６つのビットプレーン並直レ
ジスタ363の対応する１つに16ビット情報を出力してい
る。ビットデータレジスタ331における対応する並直レ
ジスタ363へのデータ転送は、アクテイブとなつている
全ビツトプレーンのデータが、DMA制御のもとにビツト
プレーンデータレジスタ331に転送されてしまつた後に
行われる。各ビツトプレーン並直レジスタ363は、ビツ
トプレーンバス333を構成している６つの出力線の対応
する１つに、シリアル形式でビツトプレーン情報を出力
する。これは、ビツトプレーンデータレジスタ１への線
317により、このレジスタにデータがロードされた後に
生じる。これはビツトプレーン制御レジスタ327よりの
線365上のビツトプレーン制御レジスタエネーブル信号
に応答して、ビットプレーンレジスタの各々に対応する
配列器へのデータの同時ダンプのトリガとなつている。 第11図のDeniseチツプのスプライト選択配列器347
は、前述したチップのビットプレーン選択レジスタ329
のような並直変換及びデータ配列を行っている。このス
プライトデータレジスタ345は、２つの16ビツトスプラ
イトデータレジスタ367で構成されている。合計８対の1
6ビツトレジスタ367は、データバス315よりのデータを
入力している。個々のスプライトデータレジスタ367の
それぞれは、合計８対からなる対応するスプライト並直
レジスタ369に接続されている。16個の内の対応する１
つのスプライト並直レジスタ369のそれぞれは、スプラ
イトバス333を構成している16本の出力線上に出力して
いるレジスタ369の各組からの出力は、スプライトデー
タを直列で出力している。これは、スプライト水平位置
比較回路341からレジスタ369のそれぞれに出力されてい
る８対の出力線371の１つの信号により制御されてい
る。 衝突検知回路335の詳細は第12図に示されている。８
個のスプライトあるいは２つのプレイフイールドのいず
れかを表示するのに使用されている零でないビツトで定
義される２つあるいはそれ以上の表示物が、同じ画素位
置でオーバラツプするとき、衝突であると検知される。
２段のNAND回路373と375（ゲート373は最初の段であ
り、ゲート375は２番目の段である）からなる論理アレ
イ回路により、衝突検知回路が形成されている。最初の
NANDゲート373は、ビツトプレーンバス333とスプライト
バス349の各ラインから、逆変換された（インバータ372
を用い）データあるいはインバートされていないデータ
を入力している。２番目の段のNANDゲート375のそれぞ
れは、あるスプライトあるいはプレイフイールドがミニ
タームを形成するように、第１段のNANDゲート373のう
ちの選ばれた数の出力を、入力として接続している。衝
突制御レジスタ351にロードされたビツトにより、衝突
格納レジスタ353にビツトをセツトするとき、奇数のス
プライト及び特定のビツトプレーンが検知回路353で使
用されたかどうかが決定される。この制御レジスタ351
のビツトにより選択された結果により、衝突の検知に使
用されるビツトの優先順位が特定される。 表示優先制御回路のビツトプレーン及び表示優先順位
部分は、第13図に詳しく示されている。表示優先制御回
路337はNANDゲート377と378の２段からなる論理アレイ
回路により実行される。第１段のNANDゲート377は、ビ
ツトプレーンバス333の６本の線とスプライトバス349の
16ラインのそれぞれから、インバートされた（インバー
タ376を通し）データ、あるいはインバートされないデ
ータを入力しており、またビツトプレーン優先順位レジ
スタ355より入力を受取り、ミニターム（MINTERM）のア
レイを出力している。第１段のNAND377の出力の選択し
て結合することにより、色選択レジスタ357に送出され
る５ビツトデータを出力している。スプライトは互いに
関連して優先順位が固定されているが、スプライトに、
及び互いに関連している偶数と奇数のビツトプレーンの
優先順位は、ビツトプレーン優先レジスタ355で制御さ
れることができる。 色選択デコーダ357は、32個の色レジスタ359に対応す
る32本の制御線に供給し、赤、緑及び青ビデオカメラー
濃度の３つの４ビットカラーコードワードを選択してい
る。色レジスタのそれぞれには、データバス315よりの
色を定義するビツトがロードされている。 動作の理論 Amigaパーソナルコンピュータを使用するとき、デイ
スプレイスクリーン上に表示される表示には２つの基本
的な部分がある。１つは、スプライトと呼ばれる容易に
移動できる表示物で、２つめはプレイフイールドあるい
はプレイフイールド表示物と呼ばれる移動しないか、あ
るいはゆっくりと移動するものがある。プレイフイール
ドはスプライトや表示物が表示される背景、あるいはス
プライトや表示物が相互に影響し合う背景である。プレ
イフイールドの表示物は単なるプレイフイールドの小区
分であるが、Amigaシステムのソフトウエアにより、あ
る種の表示物であると考えることができる。たとえプレ
イフイールド表示物は移動しない表示物であると分類さ
れていても、これらの表示物はプレイフイールドアニメ
ーシヨンと呼ばれる技術により、移動するように表示す
ることができる。このように、ブリツタはスクリーン上
でプレイフイールド表示物を高速に再び書込むことがで
き、それらが表示された背景あるいはプレイフイールド
をセーブしたり再記憶しながら動くように表示すること
ができる。 プレイフイールド表示には２つの異なる動作モード、
即ち、通常の解像度と高解像度モードとがある。通常の
解像度モードでは、スクリーン上に各水平線を形成する
320画素あるいはピクセルがある。これは標準の家庭用
テレビジヨンに一般的に使用される解像度である。高解
像度の画像は通常の高解像度のモノクロあるいはRGBモ
ニタにのみ利用されている。高解像度モードでは、スク
リーンの表示の各水平線を形成する640画素が存在し、
デイスプレイスクリーンの垂直方向に約200線が存在し
ている。しかし、インターレースモードでは、表示用ス
クリーン当り垂直方向に通常約200本が存在する。イン
ターレースモードでは、ビデオスキヤニング回路は１フ
レームの間200組の線を表示する（これは１秒当り60回
発生する）が、次の表示フレームでは、ビデオスキヤン
回路は各線間に各フレームの200線を置くことにより、
スクリーン上に異なる200線をインターレースしてい
る。これにより垂直方向の解像度が倍になる。ビデオビ
ームカウンタ117からのカウント値は、２つのフレーム
を区別するために、インターレースモードのために使用
される長いフレーム（long−frame）ビツトを含んでい
る。ビツトプレーン制御レジスタ55と327は、水平方向
のビツト解像度と垂直方向の解像度のためのインターレ
ースモードの両方を定義するビツトを含んでいる。１ビ
ツトは高解像度モードを選択し、他のビツトはインター
レースモードをエネーブルにする。 Amigaシステムでは、使用者は使用可能な4096色から3
2色を含むカラー“パレツト”を規定できる。通常の解
像度のモードでは、カラーパレツトの32色のうちのいず
れの１色でも選択でき、表示されているオーバロール画
像を形成している画素（Pixel）のいずれにも適合させ
ることができる。画素はビデオ表示の最小のである。高
解像度のモードでは、各画素はカラーパレツトに含まれ
る16色のいずれか１色をとり得る。特別な保持及び修正
動作モードでは、標準のテレビジヨンのスクリーン上に
同時に最大3616色を、またRGBモニタのスクリーン上に
は最大4096色を描くことができる。 スクリーン上に表示された画素のそれぞれは、Amiga
のRAMの１つあるいはそれ以上のビツトで表される。こ
のように、各個々の画素に対し、32個のカラーレジスタ
359のいずれがその画素のカラー情報を含むかを決定す
る、対応するビツト列がコンピユータメモリの中に存在
している。画素は２次元配列（水平及び垂直）で構成さ
れているため、プレイフイールドはカラー平面とみなさ
れる。プレイフイールド画素のそれぞれの色を決定する
ビツトを含むRAM401の対応する部分は、ビツトプレーン
と呼ばれる。各画素に使用される色の値は、ビツトプレ
ーンの一部として直接メモリに格納されることがなく、
以前にカラーパレツトとして参照されたカラーテーブル
に格納される。32のカラーレジスタ359はデイスプレイ
エンコーダチツプ420に含まれ、１組の12ビツトレジス
タからなつている。そして、これらレジスタのそれぞれ
は、色選択レジスタ357からの32本の線の１つによつて
選択される。このようにして、デイスプレイ上のいかな
る特定の画素も、32色の１つを有することができる。32
個のレジスタのそれぞれの内容は使用者により選択でき
る。各レジスタに含まれる12ビツトにより、合計4096色
のうちから、各カラーレジスタに対する色を選択するこ
とができる。COLOR0レジスタはスクリーンの背景色のた
めに常に取つておかれている。全ての他の表示物は背景
よりも高い優先順位を有しているため、背景色は表示物
がないときはデイスプレイのどの領域にも表示される。 ２つ以上の色のパレツトから特定の画素の色を選択す
るには、スクリーン上に表示されている各画素に対応し
て、いくつかのカラーレジスタのうちの１つが選択でき
るように、RAM401に単一ビツト以上がなければならな
い。このようにして、唯一のビツトプレーンがプレイフ
イールドの色を指定するのに使用されているときは、そ
のプレイフイールドの各画素は、カラーレジスタCOLOR0
とCOLOR1で指定された色のみを有することができる。画
素の色を更に追加して選択するには、いくつかのビツト
プレーンを結合して個々の画素カラーレジスタを指定す
ることにより行うことができる。スクリーン上の画素の
色を指定するためにいくつかのビツトプレーンが結合さ
れると、各ビツトプレーンのビツトが組合され、さらに
色レジスタを追加して選択できるより長い２進数とな
る。通常、Amigaシステムでは、単一のプレイフイール
ドに対し、５つのビツトプレーンのみがアクテイブにな
る。各画素に対し５つの２進数ビツトを組合せることに
より、それぞれが色を特定する32個の異なる色レジスタ
359のうちから選択することができる。各ビツトプレー
ンはRAM401に格納された個々のビツトブロツクを形成し
ている。しかし、デイスプレイは、ビツトプレーンをス
タツクされているものとして解釈している。そこで、異
なるビツトプレーンの対応する位置にあるビツトは表示
用ハードウエアにより組合され、その画素の色を提供す
るのに使用される特定の色レジスタに対応する２進数を
作成している。ビツトプレーン制御レジスタは３ビツト
を含み、この３ビツトにより表示用の０から６個のビツ
トプレーンをユーザが指示することができる。 ビツトプレーン制御レジスタはまた２つのプレイフイ
ールドエネーブルビツトを含んでいる。２つのプレイフ
イールドモードでの動作時には、奇数番号のビツトプレ
ーンの全てがプレイフイールド１として共に組合わさ
れ、偶数番号のビツトプレーンの全てがプレイフイール
ド２として共に組合わされている。例えば、６つのビツ
トプレーンが指定され、２つのプレイフイールドモード
が選択されると、特定の画素のいずれに対しても、各プ
レイフイールドのために組合された３ビツトにより、８
種類の異なる色レジスタが指定される。そして、８個の
色レジスタからなる組は各プレイフイールドに対して完
全に区別されている。 ビツトプレーンがプレイフイールド１あるいはプレイ
フイールド２のいずれかで、ある特定の画素の対して全
て“0"のデータを含む特別な場合が存在する。画素が全
て“0"に指示されていることは、プレイフイールドが透
明モード（COLOR0レジスタは背景色を含んでいる）であ
ることを意味している。いずれか一方のプレイフイール
ドにおけるビツトの組み合せが透明モードに設定されて
いると、“隠れている”特定のプレイフイールド（例え
ば、他のプレイフイールド、スプライトあるいは背景
色）が何であれ、表示装置はその色を表示する。ユーザ
ーはプレイフイールドやスプライトの相対的な目で見る
優先順位を、ビツトプレーン優先順位レジスタ355を用
いて制御することにより、ある表示物を前に、あるいは
互いに後に置くかどうかを指示することができる。この
２つのプレイフイールドモードでは、スクリーン上で２
つのプレイフイールドが組合わされて、２つのプレイフ
イールド表示が行われる。プレイフイールド１がプレイ
フイールド２よりも高い優先順位を有しているときは、
各画素に対する色は、プレイフイールド１の奇数ビツト
プレーンで指示された色レジスタを使用することによ
り、表示制御回路337によつて選択される。しかし、ス
クリーン上のどの画素もがプレイフイールド１の奇数ビ
ツトプレーンにより透明モード（全ビツトが０）に設定
されていると、画素はプレイフイールド２に関連する偶
数ビツトプレーンにより指示された色レジスタを用いて
着色される。両方のプレイフイールドのビツトプレーン
が同じ画素に対しCOLOR0レジスタを選択していると、そ
の画素はCOLOR0レジスタに含まれる背景色で着色され
る。 色レジスタ359に格納されている32色の取り得る以上
の色を同時に表示するために、特別な保持及び修正モー
ドがある。このモードは、ビツトプレーン制御レジスタ
355内のビツトを用いて選択される。このモードでは、
システムはビツトプレーンデータを異なつた方法で解釈
している。前述したように、色レジスタ359のそれぞれ
は、特定の色を指示する12ビツトを含んでいる。RGBカ
ラーモニタはRGB（赤、緑、青）カラー入力信号により
直接駆動され、RGBカラー信号は実質的に単色の信号
で、それぞれラスタ表示用の赤、緑及び青色の電子銃を
駆動している。通常の解像度で使用するときは、色レジ
スタの12ビツトは、ビツト０〜３は青色用の電子銃の強
度レベルを指示し、ビツト４〜７は緑色用の電子銃に、
ビツト８〜11は赤色用の電子銃の強度を指示していると
解釈される。保持及び修正モードでは、先に表示された
画素のカラー出力回路の値が保持され、その値の３つの
４ビツト部分のうちの１つが、その画素に対する最初の
４つのビツトプレーンのデータにより修正される。保持
及び修正モードでは、ある画素に対してビツトプレーン
５及び６よりのビツトの組合せが、ビツトプレーン１〜
４のビツトが解釈される方法を変更するのに使用され
る。ビツトプレーンバス333と、色レジスタ359よりの12
のビデオ出力は、12のビデオ出力を有する保持及び修正
回路360に入力されている。ある画素のためのビツトプ
レーン５と６のビツトが“0"にセツトされていると、最
初の４つのビツトプレーンが16個の色レジスタ359のう
ちの１つを選択するのに使用される。ビツトプレーン５
と６よりの２ビツトの他の３つの取り得る組合せによ
り、表示されている先の画素（現在の画素の左側）の色
は、４ビツトによる色の変更のほかに、２倍にされる。
ビツトプレーン５と６に含まれているビツトにより、表
示の赤、緑、青色部分のいずれが修正されるかどうかが
決定される。ビツトプレーン１〜４の４ビツトが、表示
装置の赤、緑、あるいは青色用の電子銃のいずれかを駆
動するのに使用される４ビツト（12ビツトのうちの）に
置換えるために使用される。このように、このモードで
は、色レジスタからの出力のうちの２つの部分（例えば
緑と赤）は、先の画素から保持されており、１つの部分
（例えば青色部分）が、ビツトプレーンに含まれるデー
タによつて修正される。 テレビジヨン画面上に表示される画素の各ラインは、
所定の画素のそれぞれに関連したビツトを含んでいる１
つあるいはそれ以上のビツトプレーンをオーバラツプし
て形成されている。各ビツトプレーンは順番に、RAM401
の連続する位置に16ビツトデータワードのブロツクを配
して形成されている。ビツトプレーンのラインのそれぞ
れは連続したデータワードからなり、各データワードの
最上位ビツトは、表示されている画素の最も左の画素に
対応している。各メモリワードは、表示画面を左から右
に横断して移動するとき、メモリアドレスが順次増加さ
れる。ビツトプレーン全体が、その全てが表示されてい
る画素に対応していると、水平方向のライン上に表示さ
れている最も左の画素は、そのすぐ上に表示されている
水平方向のラインの右側の最後の画素に対応するビット
を含むワードのアドレスよりも、１つ大きいアドレスの
メモリワードに含まれるビツトに対応している。各デー
タワードにおいて、各ビツトはスクリーン上の単一の画
素を表示している。メモリに格納されたビツト列は、表
示画面上に規定された各Ｘ、Ｙ位置に１ビツトを配置し
た。ビツトプレーンとして参照される、２次元のビツト
平面を定義している。ビツトプレーンは、全体として、
スクリーン上のＸ−Ｙ座標のそれぞれに１ビツトを与え
ている。 スクリーン上に背景色や１あるいは２つのプレイフイ
ールドを表示するために、Amigaシステムには、使用さ
れるビツトプレーンのそれぞれのためのデータブロツク
のために、垂直ブランク時間の間に開始アドレスが与え
らなければならない。ビツトプレーンデータの開始は、
６個の取り得るビツトプレーンのそれぞれのためにある
１つのレジスタとともに、第４図のポインタレジスタ13
8に含まれるポインタを用いて指示される。ビツトプレ
ーンポインタは、特定されたビツトプレーンのためにデ
ータが実際に始まる、RAM401の開始アドレスを指示する
アドレスポインタである。レジスタ138のポインタは19
ビツトで、常時更新されている。DMAサイクルの間、ひ
とたびビツトプレーンデータのフエツチが開始される
と、レジスタ138のポインタは加算器137を用いて連続し
てインクリメントされ、フエツチされるRAM401の次のワ
ードのアドレスを指示する。アクセスされるデータのア
ドレスは、Agunusチツプ410のRAMアドレスジエネレータ
45によりDRAバス406上に出力される。テレビジヨンスク
リーンの電子ビームが水平線上に表示される最後の画素
に到達したときは（ビームカウントによって判定され
る）、その水平線の最後のデータワードが既にフエツチ
されているであろう。ビツトプレーンのそれぞれのため
の各ポインタは、モジュールレジスタ131に含まれるモ
ジュール値によつて調整される。この値は、加算器137
を用いて、レジスタ138に格納されたポインタ値に加算
される。このモジュール値の加算により、次にフエツチ
されるデータワードが、確実にスクリーン上の次のライ
ン上に表示される最も左の画素に対応するメモリのワー
ドとなる。個々のモジュール値は偶数及び奇数のビツト
プレーンのために使用され、モジュールレジスタ131の
２つに格納される。 前述したように、通常の解像モードでは、各水平線に
320の画素が存在している。各データワードは16ビツト
からなつているため、320ビツトを有する20ワードは、
各ビツトプレーンに対し表示される画素の１水平線に対
応する全てのデータを含むのに充分である。ビツトプレ
ーンのサイズがデイスプレイウインドウのサイズと全く
等しいときは、“0"がモジュールレジスタ131にロード
される。この場合、RAM401に格納されるビツト数は、ス
クリーン上に現われる画素の数と正確に等しくなる。電
子ビームがスクリーンに沿つて水平方向に移動するにつ
れて、ビツトプレーンのために各データワードがフエツ
チされるとき、そのビツトプレーンのためのポインタ
は、加算器137により１ずつインクリメントされる。こ
うして、各水平ラインがビームによりスキヤンされた
後、次のラインのデータフエツチが開始されるときは、
ポインタレジスタ138に記憶された値（ワード）は、先
のラインが開始されたときのポインタ値よりも20だけ大
きくなつているであろう。しかし、例えば、ビツトプレ
ーンが、表示される画素数の丁度２倍の画素数を１水平
線当り有していると、次のラインの画素のカラーを出力
するのに使用されるデータは、次の水平線に関連するビ
ツトであることを確実にするため、20ワードを法とする
加算（モジュール）が使用されなければならない。水平
線の最後の画素を表示したのち、６つのビツトプレーン
ポインタレジスタ138のうちの１つである、そのビツト
プレーンに対応するポインタは、そのライン＋20の開始
メモリアドレスに対応する値を含んでいる。20ワードの
モジュールは、モジュールレジスタ131及び加算器137を
使用して、このポインタに加算される。これにより、次
の水平線のデータフエツチが開始されるとき、メモリの
次の20ワードは（その特定の瞬間に、320個の有効な画
素上に表示されているものの右側あるいは左側にあるプ
レイフイールド画像の一部を対応づけるように）スキツ
プされるであろう。この方法により、現在の表示に使用
されていないデータのアドレスは、ジエネレータ45によ
りRAMアドレスバス406に出力されことはない。プレイフ
イールドを表示するのに高解像度モードが使用されると
き、各ラインに対して20ワードでなく、40ワードがフエ
ツチされなければならない。そしてビツトプレーンがウ
インドウサイズの２倍であるとき、モジュールは40とな
る。 システムは許容表示ウインドウよりも大きいサイズ
（例えばその２倍）のビツトプレーンで規定された画像
の他の部分（例えば右半分）を表示するようにも指示で
きる。その場合、スクリーンの上部左の画素を表示する
ために最初のビツトがフエツチされるとき（垂直ブラン
キングの間）、そのビツトプレーンのためのポインタレ
ジスタ138には異なるポインタ値がセツトされる。640ビ
ツト幅の水平線を有するビツトプレーンにより規定され
た画像の右半分のみを表示するためには、画像の左半分
のみが表示されるときの開始アドレスよりも、20ワード
（320ビツト）大きくなければならない。この場合、各
ラインがスキヤンされた後、画像の左半分に関連したデ
ータがアドレスされないように、モジューロは20のまま
である。 ビツトプレーンモジュールレジスタ131に格納された
モジュールはまた、インタレースされた画像を作成する
のに使用される。ビデオビームカウンタ117により作成
されたフレームビツトは、制御レジスタにロードされ、
オペレーテイングシステム（OS）の垂直ブランキングル
ーチンの間に読取られる。このビツトの状態により、シ
ステムは奇数フレームあるいは偶数フレームのいずれか
を作成することができる。このビツトの値に基づき、奇
数フレームのために、垂直ブランキングルーチンがビッ
トプレーンポインタレジスタ138にライン１に対応する
アドレスをロードし、一方、偶数フレームのために、ラ
イン２に関連するデータに対応するアドレスがロードさ
れる。コパー（Copper）47のスキツプ命令がこれを実現
するために使用される。表示装置のフレームを交互に使
用する間、メモリに含まれる全画像の交互のライン表示
には、レジスタ131のモジュール数を、モジュールに関
連した通常値（所定の水平線を定義するメモリのデータ
が、一度にスクリーン上に表示される画素数を越えるま
でのワード数）に加えて、メモリにおける１本の水平線
に関連した合計のワード数に等しくする必要がある。メ
モリに格納された“画像”が400線と定義されている
と、１フレームの間に200本の奇数番号のラインが表示
され、他の200本の偶数番号のラインが次のフレームの
間に表示されて画像全体が形成される。インタレースモ
ードでは、スキヤニング回路は垂直方向に他のフイール
ドごとの開始位置をスキヤンの半分だけオフセツトして
いる。奇数フレームのために、垂直ブランキング間隔の
間ビツトプレーンのためにポインタレジスタ138にロー
ドされたポインタは、ある開始メモリアドレスにセツト
される。そして、偶数フレームのために、偶数フレーム
のスキヤンの開始時点でポインタレジスタ138にロード
されたポインタの値は、１本の水平線に関するビツトを
含む、メモリの合計ワード数に加えた初期の開始メモリ
アドレスに対応している。 テレビジヨンスクリーンと同じ大きさのプレイフイー
ルドを作成するには、320画素と640画素（高解像度）の
いずれかが選択され、縦方向は200ラインあるいは400ラ
イン（インタレースモード）のいずれかとなる。しか
し、スクリーン表示の実際の大きさは、ウインドウサイ
ズを定義することによりさらに調整される。プレイフイ
ールドやスプライトを含む、規定された表示ウインドウ
の外側には何も表示されない。表示ウインドウのサイズ
は、表示ウインドウの開始され、停止される水平及び垂
直位置を指示することにより定義される。垂直方向の開
始及び停止の解像度は、１本のスキヤンラインであり、
水平方向の開始と停止の解像度は低解像度モードにおけ
る１画素である。表示ウインドウ開始レジスタは表示ウ
インドウの開始位置を制御しており、表示ウインドウの
開始位置の水平及び垂直成分の両方は、Agunusチツプ41
0のビツトプレーン制御レジスタ55の間に位置している
このレジスタに、プロセツサ402あるいはコパー（Coppe
r）47によりロードされる。同様に、表示ウインドウ停
止レジスタはAgnusチツプ410上にあり、表示ウインドウ
の停止位置の水平及び垂直成分がロードされる。開始位
置と同様に停止位置は、たとえ、高解像度あるいはイン
タレースモードが選択されていても、低解像度でノン・
インタレースモードにより判断される。 表示ウインドウの開始及び停止レジスタにより表示ウ
インドウのサイズが定義された後、メモリからフエツチ
されたデータのためにスクリーン上における位置が決定
されなければならない。これは各ラインが開始し停止す
る水平方向の位置を、ビツトプレーン制御レジスタ55の
間にあるデータフエツチ開始レジスタとデータフエツチ
停止レジスタにロードすることにより実行される。１画
素の解像度（解像度モード）を有している表示ウインド
ウレジスタと異なり、データフエツチレジスタはたつた
４画素の解像度を有している。これは、データフエツチ
の開始及び終了位置を指示するのに、いずれのレジスタ
においても５ビツトのみが使用されているためである。
ハードは最初のデータフエツチの後、そのデータを表示
するまでにいくらかの時間を必要とする。その結果、ウ
インドウ開始の値とデータフエツチ開始の値とは異なつ
ており、これらレジスタはビツトプレーンDMAデータフ
エツチの水平線のタイミングを制御している。低解像度
モードでは、その時間的差は8.5クロツクサイクルで、
高解像度モードでは4.5クロツクサイクルである。 前述したように、ポインタレジスタ138に格納された
ビツトプレーンアドレスポインタは、スクリーンにデー
タをフエツチするのに使用される。データフエツチが開
始されると、次のワードを指示するために、ポインタは
連続してインクリメントされる。データフエツチ停止レ
ジスタは、水平線の終端に到達する時を規定している。
そして、その点（終端）でビツトプレーン走査信号がオ
フされ、そのビツトプレーンのためにモジュールレジス
タ131に含まれるモジュールが、そのビツトプレーンの
ためのポインタに加算される。こうして、レジスタが次
の水平線のためにフエツチされるデータの最初のワード
のアドレスを含むように調整される。２つのモジュール
レジスタがあり、１つは奇数番号のビツトプレーンのた
めの（またはデユアルプレイフイールドモードでの動作
時はプレイフイールド１のための）ビツトプレーン１モ
ジユールレジスタと、偶数番号のビツトプレーンのため
の（またはデユアルプレイフイールドモードでの動作時
は、プレイフイールド２のための）ビツトプレーン２モ
ジュールレジスタとである。 プレイフイールドの表示を開始するには、ビツトプレ
ーンのポインタはセツトされ、ビツトプレーンDMAがタ
ーン・オン（開始）されなければならない。DMA制御レ
ジスタのビツトをセツトすることにより、ビツトプレー
ンDMAが開始される。垂直ブランキング間隔の後、プレ
イフイールドが表示される毎に、ビツトプレーンポイン
タがリセツトされなければならない。ビツトプレーンの
各組のためにメモリの連続するワードのそれぞれを指示
するように、ポインタレジスタの値がインクリメントさ
れてしまつており、今度は次の表示のために最初のワー
ドを再度指示しなければならないため、このリセツトが
必要となる。コパー47のためのプログラム命令は、垂直
ブランキングタスクの一部としてコパーを動作させるの
に使用される。 コパー47の特徴の１つに、特定のビーム位置にくるの
を待つてデータをシステムレジスタに転送する能力があ
る。そのウエイト期間中、コパー47はビデオビーム位置
カウンタ117の内容を直接検査している。こうして、コ
パー47がビームが特定の位置に到達するのを待つている
間、コパーはデータバスを全く使用しない。従つて、デ
ータバス404は他のDMAチヤネルや、マイクロプロセツサ
402により使用されるように開放される。ウエイト条件
が満足されると、コパー47はブリツタ67あるいはマイク
ロプロセツサ402のいずれかよりメモリサイクルをスチ
ール（盗み）し、指示されたデータを、選択された特定
の目的のレジスタに転送する。コパー47は奇数番号のメ
モリサイクルの間のみバスを要求する２サイクルのプロ
セツサである。これにより、オーデイオ、デイスク、リ
フレツシユDMA及びほとんどの低解像度の表示のDMAアク
セス、これらの全ては偶数番号のメモリサイクルでのみ
使用されるDMAアクセスとの衝突を防止している。そこ
で、コパー47はプロセツサ402やブリツタ67よりも高い
だけの優先順位を必要としている。 コパー47の命令リストは、垂直ブランキング間隔で全
てのレジスタをリセツトしたり、スクリーンの中央を変
更するのに必要なレジスタの変更を行うのに充分であ
る。例えば、プレイフイールドの表示に使用された奇数
及び偶数ビツトプレーンのポインタやスプライトポイン
タは、垂直ブランキング間隔の間に再度書込まれなけれ
ばならない。それで、スクリーンの左上部に関連したデ
ータが、表示が再び開始されたときに回復されている。
これはコパーの命令リストにより、以下に示すように実
行される。（１）ビデオビームが表示の最初の線に到達
するのを待つ。（２）奇数ビツトプレーンデータのた
め、RAM401の開始アドレスを（最初の）第１のビツトプ
レーン・ポインタレジスタに転送（MOVE）する。（３）
偶数ビツトプレーンデータのため、開始アドレスを第２
のポインタレジスタに転送（MOVE）する。（４）データ
を第１のスプライトポインタレジスタに転送（MOVE）す
る、などである。他の例として、色レジスタは、表示装
置のスクリーンの中央に、異なる色の表示を指示するビ
ツトを再ロードできる。こうして、コパー47のためのプ
ログラム命令リストは、最初のラインの表示を待ち、一
連の12ビツトコードを色レジスタのいくつかに転送し、
表示する後続のライン（特定のスプライトプロセツサの
再使用に対応する最初のラインのような）を待つ。そし
て、新たなの色セツトを指示する12ビツトデータを、最
初のラインの表示の間に、それ以前にロードされていた
色レジスタのいくつかに転送する。 コパー47はそのプログラムカウンタを用いて命令をフ
エツチし、フエツチするたびにプログラムカウンタをイ
ンクリメントしている。しかし、コパー47は２つのジヤ
ンプ・ストロボアドレスJUMP1とJUMP2を有している。JU
MP1とJUMP2のストロボアドレスのいずれかへの書込みが
行われると、コパー47のプログラムカウンタには新なア
ドレスがロードされる。コパー47はRAMアドレスを含
む、第１と第２の位置レジスタ129を有している。JUMP
アドレス・ストロボが書込まれると、対応する位置レジ
スタに含まれるアドレスが、コパー・プログラムカウン
タ（ポインタレジスタ）に、加算器137とゲート禁止信
号を用いてロードされる。それにより、コパー47は、第
１あるいは第２の位置レジスタ129のいずれかにより指
示されたアドレスにジヤンプすることができ、そのRAM
アドレスに含まれる命令を実行することができる。そし
て、コパー47が他のジヤンプアドレスストロボにより割
込まれるまで、命令フエツチが連続して実行される。各
垂直ブランキング間隔の開始時において、コパー47が何
を実行していても、第１のレジスタに含まれたアドレス
で、自動的にその動作を再び開始するように強制され
る。コパー47はまたそれ自身の位置レジスタに書込み、
プログラムされたジヤンプを実行するためにそのストロ
ーブアドレスを書き込むことができる。こうして、コパ
ー47は新しいアドレスを第２の位置レジスタに転送する
ことができる。そして、コパーによつて実行される、JU
MP2のアドレスをアドレスする後続の移動（MOVE）命令
により、第２の位置レジスタの新しいアドレスがコパー
のプログラムカウンタにストローブされる。電源オンあ
るいはリセツト時に、コパーの第１と第２の位置レジス
タは初期化され、コパーのDMAが最初にオンされるまで
に、既知の開始アドレスと既知のステートが確認される
ように、ジヤンプストロボアドレスが書込まれなければ
ならない。そして、第１の位置レジスタの内容が変更さ
れていなければ、後続のビデオスクリーンのそれぞれの
ための垂直ブランキングが発生するごとに、コパーは同
じ位置で再スタートする。DMA制御レジスタの１ビツト
は、コプロセツサのDMA動作をエネーブルにするために
セツトされる。 背景表示を移動するために、表示ウインドウよりも大
きいプレイフイールドがメモリに格納されて、スクロー
ルされる。デユアルプレイフイールドを使用していると
きは、各プレイフイールドは個々にスクロールされる。
水平方向のスクロールには、追加された１ワードデータ
が各水平線の表示のためにフエツチされねばならない。
そして、このデータの表示は遅延されなければならな
い。垂直方向のスクロールには、ビツトプレーンレジス
タにロードされる開始アドレスは、１水平線ごとに要す
るメモリのワード数の整数倍ずつ増加あるいは減少され
る。これにより各垂直ブランキングの後、画像のより低
いあるいはより高い部分が表示される。各垂直ブランキ
ング間隔の間に垂直方向のスクロールを行うには、コパ
ーはビツトプレーンポインタレジスタ138のポインタの
値を、表示装置が各垂直ブランキングのときに、少なく
とも１水平線分遅くあるいは早く開始できるのに充分な
大きさの値ずつ増加又は減少しなければならない。いず
れのスクロールにおいても、コパー47は垂直ブランキン
グ間隔を、ポインタとデータフエツチレジスタとをリセ
ツトするのに使用している。各水平線に対して20ワード
のデータが使用される低解像度表示の場合、コパー47に
よりポインタレジスタ138にロードされる開始アドレス
は、垂直ブランキング間隔ごとに、20ワードの倍数単位
で変更される。 プレイフイールドはスクリーン上で左から右、あるい
はその逆方向に水平にスクロールできる。水平方向のス
クロールは画素の表示に先行する遅延量を指示すること
により制御される。１水平線の追加された１データワー
ドがフエツチされ、直に表示されないときにその遅延が
生じる。追加されたデータワードは、表示ウインドウの
左端の左側に位置し、通常のデータフエツチが開始され
る前に回復される。しかし、ビームが右にスキヤンする
につれて、この追加されたデータワードのビツトは、そ
のウインドウの左手側でスクリーン上に表れる画素の色
を定義するのに使用され、スクリーンの右手側に表れて
いる色画素に対して以前に使用されたデータは、もはや
表示の間に現われなくなる。指定された遅延分の各画素
のために、各垂直ブランキング間隔の後、スクリーン上
のデータは１画素を右方向にシフトする。使用される遅
延が大きくなるほど、表示のスクロール速度は早くな
る。ビツトプレーン制御レジスタ327に、プレイフイー
ルド１の遅延を指定する４ビツトデータと、プレイフイ
ールド２の遅延量を指定する４ビツトデータとをロード
することにより、最大15画素の遅延を指定することがで
きる。このように、水平方向のスクロールのときは、デ
ータフエツチ開始レジスタには、データフエツチのため
のスクロールされない開始位置の16画素（１つの余分の
ワード分）前のデータフエツチのための開始位置がロー
ドされなければならない。プレイフイールドのためのモ
ジュールは１ワード単位で増加され、遅延ビツト数はビ
ツトプレーン制御レジスタにロードされなければならな
い。 ブリツタ（Blitter）という言葉はブロツク・イメー
ジ・トランスフアー（転送）を表しており、ブリツタ67
の主な目的は、大きなブロツクのデータをメモリのある
位置より他の位置に、さらに処理を行つてあるいは処理
を行うことなく、コピー（転送）することである。ブリ
ツタのレジスタがセツトされた後、ブリツタが実行する
動作は、マイクロプロセツサ402により実行される動作
よりもかなり早い。ブリツタ67はデータブロツクのコピ
ーに非常に有効である。これは、RAM401の開始アドレス
と、RAM401の目的先アドレス及びブロツクサイズのみを
指示されるだけで実行できるためである。そして、デー
タバス404が利用できるときはいつも、一度に１ワード
ずつ、データブロツクを自動的に移動し、ブリツタは転
送が完了すると、フラグや割込みによりプロセツサ402
に合図する。 ブリツタはDMAシーケンスの間、その種々のデータフ
エツチや修正及びデータの格納などの動作を実行し、Am
igaシステムの他の装置とメモリアクセスを共有してい
る。デイスクDMA、オーデイオDMA、ビツトプレーンDMA
及びスプライトDMAは最高の優先順位を有している。こ
れら４つの装置のそれぞれは、ビデオビームの各水平方
向のスキヤンの間、１組の時間スロツトに配分されてい
る。ある装置が、割当てられている時間スロツトの１つ
を要求しないときは、そのスロツトは他の装置が使用で
きるように開放される。DMAサイクルでデータが欠ける
と、音出力のノイズあるいはスクリーン表示の中断とな
るため、第１の優先順位がこれらの装置に与えられてい
る。コパー47には次の優先順位が与えられている。これ
は、各表示フレームの間、スクリーンを走査するビデオ
ビームに同期したままで同時にその動作を実行しなけれ
ばならないためである。最低の優先順位がブリツタ67と
マイクロプロセツサ402に、この順で割り当てられてい
る。ブリツタ67はマイクロプロセツサ402よりも早くデ
ータコピーや、データ修正及び線の描画動作を実行する
ことができるため、より高い優先順位が与えられてい
る。水平方向のスキヤンの間、一般に227.5のメモリア
クセスサイクルがあり、各サイクルは約280ns周期を有
している。この時間のうち、226サイクルがメモリアク
セスを必要とする種々の装置に割当てられて利用されて
いる。割当てられたメモリサイクルは以下の如くであ
る。メモリリフレツシユに４サイクル（奇数番号のサイ
クルのみが割当てられる）。オーデイオDMAに４サイク
ル（奇数番号のサイクルのみが割当てられ、チヤネル当
り１ワードである）。スプライトDMAに16サイクル（奇
数番号のサイクルのみが割当てられ、チヤネル当り２ワ
ードである）。ビツトプレーンDMAに80サイクル（表示
が低解像度モードで、４つあるいはそれ以下のビツトプ
レーンを含んでいるとき、奇数番号のサイクルのみが割
当てられる）。マイクロプロセツサ402は偶数番号のメ
モリアクセスサイクルのみを使用している。通常、プロ
セツサの命令実行時間の間、プロセツサ402はその時間
のほぼ半分を内部の動作に費やしており、他の半分の時
間をメモリのアクセスに使用している。従つて、68000
プロセツサに他の各メモリサイクルの一方を割当てるこ
とにより、プロセツサ402はいつもメモリアクセスを行
つているように見えるため、プロセツサ402はフルスピ
ードで実行することができる。68000がサイクルを抜か
すと、次に利用できるメモリサイクルまで待機して動作
を継続する。しかし、表示されるべき４つ以上のビツト
プレーンがあるときあるいは高解像度の表示が使用され
ていると、表示している間、ビツトプレーンDMAが、680
00からのサイクルのスチールを開始する。いま例えば、
４つの高解像度ビツトプレーンが指定されていると、ビ
ツトプレーンDMAは、表示時間の間（ビツトプレーン・
ラン信号がオンのとき）、４つのビツトプレーンのそれ
ぞれに対して各ラインに必要な40データワードをフエツ
チするために、利用できるメモリ時間スロツトの全てを
必要とする。これにより、表示の間、コパー47やブリツ
タ67と同じように、プロセツサ402は実際上いかなるメ
モリアクセスからも閉め出されることになる。４つのビ
ツトプレーンの低解像度表示のための表示時間の間、80
個の奇数番号の時間スロツトがビツトプレーンDMAのた
めに割当てられ、80個の偶数番号の時間スロツトの全て
がプロセツサ402により利用できる。６つのビツトプレ
ーンの低解像度表示のために、ビツトプレーンDMAは表
示の間、80個の偶数番号のスロツトの半分をスチールす
る。これは、６つのビツトプレーンのために20個のデー
タワードをフエツチするのに、120個の時間スロツトが
必要となるためである。４つのビツトプレーンで高解像
度表示の間は、どのメモリ時間スロツトも使用できなく
なる。これは４つのビツトプレーンのそれぞれに対し40
データワードをフエツチするのに、160個の時間スロツ
トが必要となるためである。 ブリツタ67は通常DMAサイクルに対してプロセツサ402
よりも高い優先順位を有している。もし機会が与えられ
ると、ブリツタは、プロセツサ402のバスアクセスを妨
げながら、利用できる各メモリサイクルをスチールす
る。DMA制御レジスタの１ビツトがセツトされると、各
利用できるメモリサイクルに対しプロセツサ402以上の
優先順位がブリツタに与えられることになる。しかし、
そのビツトがセツトされておらず、プロセツサ402が３
つの連続するメモリサイクルの間履行されていなけれ
ば、ブリツタ67は１サイクルの間、プロセツサ402にデ
ータバス404を開放するように強制される。 ブリツタ67は４つまでのDMAチヤネルを使用してい
る。３つのDMAチヤネルはRAMからのデータをブリツタ67
にもつてくるのように指示され、それらはソース（デー
タ源）Ａ、ソースＢ及びソースＣで指定されている。１
つの目的先DMAチヤネルは目的先Ｄとして指定されてい
る。ブリツタ制御レジスタ63には、４つのDMAチヤネル
のいずれが使用されるかを指示するために、データバス
404からのデータがロードされる。これには４つのチヤ
ネルのそれぞれを独立してエネーブルにするために、全
部で４ビツトを必要としている。ブリツタのソース及び
目的先チヤネルのそれぞれは、それ自身のメモリポイン
タレジスタ138と、それ自身のモジュールレジスタ131を
有している。これにより、ブリツタ67は、各ソース及び
メモリの目的先ブロツクのそれぞれに対し異なるサイズ
を取り得るより大きなプレイフイールド・イメージの範
囲内で、同じ矩形ウインドウにあるいはそのウインドウ
からデータを移動することができる。ブリツタチヤネル
のポインタレジスタ138は、ソースあるいは目的先デー
タの次のワードが位置しているRAM401のアドレスを指示
するのに使用される。前述したビツトプレーン動作と同
様に、ブリツタ67はモジュールを使用して、メモリに格
納されたより大きなイメージの範囲内で、より小さなウ
インドウの操作（マニユピレーション）を行うことがで
きる。対応するモジュールレジスタ131に格納されたモ
ジュール量が、適当なレジスタの138の値に加算される
とき、ウインドウの以前のラインの最後のワードが処理
された後、アドレスポインタは次の水平線の開始位置に
等しくなる。選択された大きさを有するウインドウの同
じ水平線に含まれるデータワードを処理しているとき、
ポインタレジスタ138に含まれるアドレスは、その度に
１ワードずつ増加される。こうして、オーバラツプして
いるソースと目的先のデータブロツクを指定することが
できる。その場合、ブリツタ67は、同じアドレスのデー
タがソースとしてブリツタにより読まれる前に、目的先
ブロツク内に特定のメモリアドレスを書込む可能性があ
る。そのようなデータ破壊を防止するために、エータが
処理されている間、インバート命令信号によりポインタ
レジスタをインクリメントあるいはデクリメントするこ
とができる。例えば、ソースと目的先のデータブロツク
との間にオーバラツプがあり、RAM401のより高位のアド
レスへのデータ転送が望まれているならば、ポインタレ
ジスタの値はデクリメントされるべきで、ブリツタは降
順モード動作すべきである。昇順あるいは降順モードで
の動作は、ブリツタ制御レジスタに含まれた１ビツトを
ロードすることにより選択される。 ブリツタサイズレジスタには、ブリツタにより操作さ
れるウインドウの幅及び高さがロードされる。このレジ
スタの10ビツトはブリツタ動作の高さを最大1024ライン
まで定義しており、このレジスタの６ビツトはブリツタ
動作の幅を最大64ワードあるいは1024画素まで定義して
いる。ブリツタサイズレジスタにデータをロードすると
ブリツタの動作が開始され、このローデイングは、全て
のポインタや制御レジスタが初期化された後、最後に行
われる。 １つのソースからデータを単に取出す代わりに、取り
得る格納先領域のために結果を作成するとき、ブリツタ
は３つまでのソースよりデータをもつてくることができ
る。これらのソースは通常３つの独立したグラフイツク
イメージのそれぞれからの１つのビツトプレーンであ
る。ブリツタ回路の動作は、３つのソースのそれぞれか
らの１ビツトの可能な全ての組合せを記述することによ
り定義される。３ビツトによる８つの可能なデータの組
当せがMINTERM（論理式）として示されている。これら
可能な８つの入力のそれぞれに対し、RAM401の対応する
格納先に出力されるビツトの値が指定されなければなら
ない。ブリツタ制御レジスタ63の１つには、論理関数MI
NTERMの選択線として使用される８ビツトがロードされ
る。これら８ビツトをセツトすることにより、ブリツタ
動作の間に、３つのソースよりのデータに実行される25
6個の可能な論理動作の１つが指定される。 ブリツタ67は、データ移動の間、個々のイメージデー
タ源よりのデータビツトを論理的に組み合せることがで
きるため、ビツトプレーンのアニメーッシヨンを実行す
るのに極めて有効である。例えば、既に描画されている
建物のイメージの前に、既に描画されている自動車のイ
メージを移動させたいことがある。自動車を動かす（移
動する）ために、まず第１に、自動車が置かれるであろ
う背景イメージを含むウインドウを記憶する。自動車全
体の輪郭（マスク）を含むデータはメモリのどこかに作
成され、ソースＡとして指定される。そして、自動車体
自身の色を指定しているビツトプレーンの１つを含むデ
ータはソースＢとして指定される。そして、背景（ある
いは建物）を含むデータはソースＣとして指定される。
次に、RAM401の一時的な位置が、自動車が置かれようと
しているソースＣの背景の格納先として指定される。AC
論理動作が選択されると、自動車（Ａ）の輪郭マスクと
背景（Ｃ）が同じ位置に存在している全ての点で、それ
を新たな格納先にコピーすることにより、背景が蓄積さ
れる。次の段階では、自動車をその最初の位置にコピー
する。この時に選択された格納先は、背景（Ｃ）を含ん
でいるデータブロツクと同じである。論理操作（AB＋
Ｃ）が使用されると、現在ウインドウが、自動車の輪郭
マスク（Ａ）が存在しているところに自動車データ
（Ｂ）を含んでいるが、自動車の輪郭マスクが存在して
いない（）部分の以前の背景データ（Ｃ）はそのまま
であることが示される。自動車が表示上のどこかに存在
していると、自動車が移動する前に隠されていた元の背
景イメージは、次に隠される背景部分をコピーする前
に、自動車が動いてなくなつた位置に再び格納されなけ
ればならない。背景（Ｃ）は格納先となり、論理操作AT
が使用される。ここで、ソースＴはAC操作により、自動
車がそれ以前に置かれていた背景が記憶されていた一時
的な格納先である。このAT論理操作により、自動車の輪
郭マスク（Ａ）が存在している全ての場所で、背景
（Ｃ）が記憶されている背景で置き換えられる。データ
とマスクが新な位置にシフトされ、上述した論理操作が
ブリツタにより連続して繰返し実行されると、自動車は
背景を横切るように移動して見える。論理操作（AB＋
Ｃ）を用いて作成される新なイメージに関する論理操作
は、“クツキーカツト”動作と呼ばれている。 まさに説明した例において、背景が蓄積され（AC）、
そして自動車が置かれる（AB＋Ｃ）まえに、自動車イ
メージ（Ｂ）と自動車輪郭マスク（Ａ）は各時間ごとに
新な位置にシフトされなければならない。背景（Ｃ）を
横切つてイメージ（Ｂ）を移動させることにより、イメ
ージのエツジが16ビツトワードのいずれかのビツトに位
置することになる。これはブリツタ67内における高速の
シフトの要求を生じさせる。従つて、ブリツタはＡとＢ
のデータソースレジスタ77と79の両方で使用されるバレ
ルシフタ81を含んでいる。シフタ81はソースＡとＢとを
０から15ビツトまでシフトできる。マイクロプロセツサ
402で実行されるかのように、より大きなシフトであつ
ても、より小さなシフトと同じ時間で実行できる真のバ
レルシフタである。こうして、ビツトプレーンの各ワー
ドがフエツチされるときに、たとえ一度に16画素がアド
レスされなければならないとしても、シフタ81により画
素の境界線上でイメージを移動することができる。それ
らのソースのそれぞれに対するシフト量は、Ａソースの
ためにブリツタ制御レジスタ63に４ビツトをロードし、
Ｂソースのために４ビツトをロードすることによりセツ
トされる。 ブリツタ67は選択されたウインドウ内で、各水平線か
ら最も左と右のデータワードをマスクすることができ
る。マスクレジスタ83と85は、ソースＡのためのブリツ
タデータの各水平線の最初と最後のワードのために用意
されている。これにより、矩形領域の左端と右端の両方
からビツト境界線に論理操作を行うことができる。最初
のワードマスクにロードされた１ビツトがあるときの
み、ソースＡからの最初のワードからのビツトがブリツ
タで実行される論理操作に使用される。同様にして、最
後のワードマスク85はソースＡデータの最も右のワード
をマスクする。こうして、ワードの境界の間に存在する
左端と右端を有する矩形ブロツクに操作を行うのが可能
になる。ウインドウが１ワードだけの幅を有している
と、最初と最後のワードマスクはオーバラツプし、ソー
スＡワードからのビツトは、両方のマスクが１を含んで
いるビツト位置でのみ利用される。 ブリツタはソースデータの論理操作の結果として、
“1"であるビツトが存在しているどうかを検知できる。
この特徴は、２つのイメージ間での衝突を検知する手助
けをするハードウエアとして使用される。論理操作ABが
実行され、イメージＡとＢとがオーバラツプしていなけ
れば、０フラグがブリツタDMAステータスレジスタにセ
ツトされる。ブリツタが０のみを検知していて、格納す
るイメージを作成するのに使用されていないとき、ブリ
ツタ制御レジスタ63の特定なビツトをセツトしないこと
により、格納先チヤネルをデスエネーブルに格納され、
時間サイクル及びバスサイクルが節約される。 データのコピーに加えて、ブリツタ67はコピーの間に
同時に塗込み（塗り潰し）動作を実行することができ
る。塗込み動作を行うには、塗込み領域が水平線当り１
画素のみを含む、織り合されていない線により、塗込み
のための境界が設定されていることが要求される。ブリ
ツタにより実行される特別な線描画モードにより、この
線の描画動作が行われる。ブリツタはどのような角度の
線でも描画でき、その描画される線にあるパターンを適
用することができる。１ビツトはブリツタの制御レジス
タ63にセツトされると、ブリツタは線描画モードで動作
することが指示される。後続の領域に塗込みが必要なと
き、描画されている線が確実に１画素幅であるために
は、水平線当り１ビツトであることを指示するために、
他のビツトがブリツタ制御レジスタ63にセツトされなけ
ればならない。ソースＡとソースＢは、目的先Ｄのブリ
ツタDMAチヤネルに関連して使用される。線描画モード
のときは、ブリツタソースＡレジスタ77には16ビツトワ
ードが予めロードされている。このデータは15ビツトの
０と、最上位ビツトの“1"とからなつている。このビツ
トは最初にＡシフトレジスタ93の値により正確な位置に
シフトされ、それから処理過程において、最後に線描画
ハードウエアによりシフトされる単一のビツトである。
Ｂデータレジスタ77の16ビツトは、その線の構造を指示
するのに使用され、塗込みモードが引き続き実行される
ように要求されていると、実線を描画するために予め全
て“1"がロードされる。ブリツタ制御レジスタの４ビツ
トには、線の開始ビツト位置が存在するワードのビツト
位置がロードされる。ブリツタ制御レジスタ63の３ビツ
トには、線を引くのに使用される８分円の１つを選択す
る値がロードされる。８分円は２次元座標面を８領域に
分け、線を描画するための線の方向を定義している。ブ
リツタ制御レジスタは線の長さを制御するのに使用さ
れ、データが書込まれると線の描画を開始する。10ビツ
トにより高さが指定され、その線は1024画素まで伸ばす
ことができる。一方、幅のワード数を指示している６ビ
ツトはいつも２セツトされている。線の傾きは線の開始
位置と終了位置との間の差を、Ａモジュールレジスタ
（水平方向の変化量）とＢモジュールレジスタ（垂直方
向の変化量）にロードすることにより定義される。ソー
スＡのためのブリツタポインタレジスタ138は、線モー
ドのときは演算器として使用される。ソースＣ及びソー
スＤのためのポインタレジスタには、最初の水平線の開
始アドレスがロードされなければならない。ソースＣと
格納先Ｄのためのモジュールレジスタの両方には、線が
描画されているスクリーンの幅が、前もつてロードされ
ている。 線の描画モードの間、ブリツタ制御レジスタ63はいつ
も同じ論理関数MINTERMの選択ビツトがロードされてい
る。線描画モードの間に論理関数が選択したブリツタの
動作は、AC＋ABCの目的先に転送することである。前述
したように、Ａソースデータレジスタ77には、データワ
ードの１ビツト“1"のみがロードされる。従つて、表示
フイールド（Ｃ）に関するこの動作によつても、プレー
ンのほとんどのビツト、各ワードの16ビツトのうち少な
くとも15ビツトは変更されない。そして、その目的先に
はＣソースデータレジスタ89（AC）に存在している値が
ロードされる。線描画に続いて領域の塗込みが行われる
ときは、織り合せられていない線が要求される。そこ
で、Ｂソースデータレジスタ79は１だけを含んでいる。
従つて、１であるＡソースレジスタ77のワードの１ビツ
トに対し、Ｃソースデータレジスタ89に含まれるビツト
値は、インバートされた（ABC）になる。後続の各水平
線に対し、ブリツタハードウエアは、Ａソースデータレ
ジスタ77に格納されているデータワードの正確な位置
に、自動的に“1"を転送する。その結果、各水平方向の
スキヤンライン上に１画素を有する特別な線が、ブリツ
タ67により描画される。 塗込み動作が、他のブリツタデータコピー動作の間に
も実行されるる。領域の塗込みの前に、デイスプレイ上
にそれぞれが１ビツト幅を有する２つの垂直方向の線を
表示するために、まずブリツタ線描画が実行される。塗
込み動作は正確に降順モードでのみ実行される（メモリ
アドレスの高位から下位に向つて）。１つのソースと格
納先Ｄが必要である。ポインタレジスタ138におけるソ
ースのポインタと目的先のポインタとは同じに値に設定
される。この動作は降順方向に実行されるので、このポ
インタの値は、RAM401のウインドウの閉じている矩形の
最後のアドレスとなる。ソース及び目的先のためのモジ
ユローレジスタには、塗込まれる矩形の水平線のワード
線と、ビツトプレーンによりメモリに取込まれた水平線
のワード線との差がロードされる。それから、ブリツタ
サイズレジスタには、表示ウインドウの垂直方向の線数
をセツトする10ビツトと、各水平線のワード数を指示す
る６ビツトとがロードされる。ブリツタサイズレジスタ
への書込みにより、ブリツタの動作が開始される。Fill
Carry In（塗込み）制御ビツトがブリツタ制御レジ
スタ63にロードされ、このビツトは各線の最も右端（降
順モード）では、塗込み状態が開始されたことを示して
いる。この塗込みビツトが“1"にセツトされていると、
線の外側のソース領域は１で塗り潰され、線の内側は０
のままとなる。塗込みビツトが０であれば、線間の領域
は“1"で塗り潰される。ブリツタ制御レジスタ63にはま
た、包括的あるいは排他的な塗込み処理のいずれが使用
されるかを示すビツトがロードされる。排他的な塗込み
がエネーブルになると、塗込みの後縁（左側）の輪郭が
塗り潰される領域から除外される。排他的塗り潰しモー
ドは、頂点が１つの画素となるシヤープな画像を形成す
るのに使用される。 スプライト表示物は、メモリのイメージ位置を移動す
ることなくスクリーン上を早く移動できるグラフイツク
表示物である。それに反し、ビツトマツプの表示物は、
RAM401におけるそれらの位置に直接関連している位置を
表示スクリーン上に有している。そして、それらを移動
するために、メモリに格納された物のイメージが消去さ
れて、異なる位置に再び書込まれる。これは非常に時間
を要するものである。Amigaシステムで使用されたスプ
ライトは、水平位置レジスタ343、垂直位置レジスタ3
7、水平位置比較器341、垂直位置比較器39及びスプライ
トデータバツフアレジスタ345のような特別のハードウ
エアにより移動される。スプライトを移動するために
は、位置レジスタに記憶された値が単に変更されるだけ
である。垂直位置回路はAgnusチツプ410上に位置してい
る。データバツフアと水平位置回路は、Deniseチツプ42
0上にある。 スプライトの位置は、その上部左側の画素の座標を指
定することにより定義される。Amigaシステムにおい
て、各スプライトは幅16画素（１データワード）に固定
され、可変性の高さを有するデイスプレイ上の矩形を形
成している。従つて、スプライトは隣接するメモリ領域
に連続する16ビツトワードからなつている。スプライト
のデータ構造を形成するために、その特定のスプライト
（全てで８個のスプライトがある）の位置レジスタ153
と343のビツトには、垂直方向の開始位置を指定する８
ビットと、水平方向の開始位置を指定する８ビツトがロ
ードされる。これらの位置はスプライトの上部左の角で
指定される。次に、その特定のスプライトのための垂直
方向の停止位置レジスタ155の８ビツトが、そのスプラ
イト（これもまたスプライト制御レジスタで指示され
る）の垂直方向の停止位置でロードされる。各スプライ
トのために１つの位置レジスタと１つの制御レジスタ
が、または全Amigaシステムのために合計８個のレジス
タが存在している。各スプライトはまた２つのデータレ
ジスタと関連しており、これらレジスタはスプライトの
ある水平線上の16画素のそれぞれに使用される色レジス
タを定義するビツトを含んでいる。各スプライトに対す
る２つのレジスタにより、スプライトの特定の画素に関
連する色レジスタを、２ビツトで定義することができ
る。従つて、４つの利用可能なレジスタがある。ある画
素のために２つのビツトが０にセツトされていると“透
明”と解釈され、より低い優先順位を有しているプレイ
フイールドやスプライトに関連したデータで定義された
色が表示される。その特定のスプライトのDMAチヤネル
に割当てられる３つの色レジスタのうちの１つを、他の
どの２進数により指定することができる。８つのスプラ
イトはシステムの色レジスタ17〜19、21〜23、25〜27及
び29〜31を使用することができる。色を選択するため
に、８つのスプライトは対（組）に構成され、各組は３
つの色レジスタの１つを使用する以外に透明モードを選
択することができる。奇数番号のスプライトのそれぞれ
に対し、関連する制御レジスタは、対になつている２つ
スプライトの色を判定するために、奇数及び偶数番号の
スプライトに付与するためにセツトされる１ビツトを含
んでいる。そして、これら２つのスプライトが独立した
動きができるようにしている。しかし、これらの端が互
いにある特定の画素位置オーバレイしていると、全ての
４ビツトが16個の色レジスタの１つを選択するのに利用
されているため、より多くの色を選択することができる
ようになる。 各スプライトを定義するデータのメモリアドレスが、
垂直ブランキング間隔の間、スプライトの最初の表示の
前に、適当なポインタレジスタ138に書込まれなければ
ならない。普通は、垂直ブランキング間隔の間に、スプ
ライトポインタレジスタはコパー47によりロードされ
る。スプライトポインタレジスタの値は絶えず変化して
おり、加算器137を用いてインクリメントされ、位置レ
ジスタにロードされるべき開始データを含んでいるメモ
リアドレスを、最初に指示する。そして、スプライト
（垂直方向の終了）制御レジスタ155にロードされる垂
直方向停止データを含んでいる次のアドレスを指示し、
それからスプライトの各水平線のために必要な、色選択
情報を指定するデータワード組を含んでいる後続のアド
レスを指示する。スプライトの最後の水平線における色
選択を記述するデータワードの後に、２つのデータワー
ドがこのスプライトの次の使用に示し、そのデータは、
そのスプライトの再使用の開始と停止データを含んでい
る。その特定のスプライト・プロセツサが表示フレーム
の垂直方向で１度だけ使用されるのであれば、この最後
のワード組は全て０を含んでいる。垂直ブランキングの
間、スプライトポインタはポインタレジスタに再び書込
まれなければならない。ビデオビームカウンタ117は、
画像を形成しているビデオビームの連続した位置を示す
計数値を含んでいる。スプライト垂直位置比較器39と水
平位置比較器341は、ビームカウンタの値と、スプライ
ト位置レジスタ153と343の開始位置の値とを比較してい
る。スプライト位置及び制御レジスタに書込むことによ
り、水平方向の比較回路341がデスエーブルにされる。
これにより、データレジスタ345による配列器347やスプ
ライトバス349へのデータ出力を防止している。表示す
るスプライトの最も上の水平線にビームが到達すると、
垂直位置比較器39により、スプライトDMAコントローラ4
1が、そのスプライトのためのデータレジスタ345にロー
ドすることができる。これにより、水平比較器341がエ
ネーブルにされる。比較器341により水平開始位置に到
達したことが指示されたとき、そのスプライトのための
配列器369により、スプライトバスへのデータ出力がエ
ネーブルになる。そのビツトに関連した画素がスクリー
ン上に表示されているときに、スプライトデータワード
の16ビツトのそれぞれが、個々に色選択回路に送られ
る。並直変換器369のそれぞれは、最上位ビツトを最初
にして、変換器よりのビツトのシフトを開始する。各低
解像度での画素時間にシフトが一度発生し、16ビツトの
全てがスプライトバス349に転送されてしまうまで続け
れらる。 スプライトバスは優先順位回路337につながり、色レ
ジスタを選択するスプライトとプレイフイールドの間で
の優先順を確立している。スプライトDMAチヤネルはス
プライト位置と制御レジスタの内容をチエツクし、スプ
ライトデータの何本の線がフエツチされるかを決定して
いる。ここでは、水平ブランキング間隔に存在する各水
平スキヤンライン当り、２つのデータワードがフエツチ
される。各水平スキヤンラインのためのフエツチ及びス
トアは、水平ブランキング間隔に発生する。データワー
ドがフエツチされ、データレジスタに書込まれるとき、
これはスプライト水平比較器341の活動準備をし、水平
ビーム位置のカウント値がスプライト水平位置レジスタ
343に格納された値に一致するとすぐに、スクリーン上
へスプライトデータの出力を開始させる。ビームカウン
タの垂直位置がスプライト制御レジスタに含まれる垂直
方向の停止位置に等しくなると、スプライトポインタレ
ジスタでアドレスされメモリからフエツチされた次の２
つのワードが、データレジスタ345に送られる代わり
に、スプライト位置及び制御レジスタに書込まれる。こ
れらのワードはハードウエアにより、最初に位置及び制
御レジスタにロードされた元のワードの場合と全く同様
に解釈される。現在のビーム位置より高位にある垂直開
始位置を位置レジスタにロードすることにより、そのス
プライトは、同じ表示フイールドの間に再使用されるこ
とができる。 上述した方法で作成されたスプライトは、スプライト
位置制御レジスタにロードされた垂直及び水平開始位置
と垂直終了位置とを単に変更するだけで移動することが
できる。この位置データがスプライトが再描画される前
に変更されると、スプライトは新たな位置に表れ、移動
しているように見える。通常、垂直ブランキング周期は
スプライトの位置を変更するのに最良の時間である。各
スプライトDMAチヤネルは、同じ表示フイールドで何回
も再使用される。表示スクリーン上のより低い垂直位置
でスプライトが再使用される制限としては、次に使用さ
れるスプライトの最上ラインから、先に使用されたスプ
ライトの最後の線が、次に使用されるスプライトの最上
位のラインから、少なくとも１つの水平スキヤンライン
だけ分離されなければならない点にある。次に使用され
るスプライトを定義する位置と制御ワードとをフエツチ
するのに水平方向のスキヤンラインの間の時間を要する
ため、この制限が必要となる。表示スクリーン上をスプ
ライトが移動するとき、スプライトが互いに、あるいは
２つのプレイフイールドのいずれかと衝突する。Amiga
システムは特別の衝突検知回路335を含んでおり、これ
により特別の効果が得られ、あるいは指定されたスクリ
ーン上の境界線内で物体を移動させることができる。作
り付けのスプライトビデオ優先回路は、スプライトがオ
ーバラツプしたとき、一方のスプライトが確実に他方の
陰に隠れるようになつている。優先順位回路337は最も
低い番号が付されたスプライトに最高の優先順位を与
え、最も大きい番号が付されたスプライトに最低の優先
順位を与えている。そこで、２つのスプライトがオーバ
ラツプすると、低い番号が付されたスプライトのデータ
で定義されたイメージが、透明に指示された画素位置以
外で表示される。この場合、より低い優先順位のデータ
がイメージを形成するのに使用される。 デイスプレイ上の種々の表示物の優先順位は、３次元
の幻影（画像）を作成するのに制御される。プレイフイ
ールドの優先順位と衝突のためにのみ、スプライトはそ
れぞれが２つのスプライトからなる４つの組として扱わ
れる。スクリーン上では、より低い番号が付されたスプ
ライトが（より高い優先順位を有している）、より大き
い番号が付されたスプライトの前に表示される。この優
先順位は表示優先回路337に入力されている。ビツトプ
レーン制御レジスタ355には、プレイフイールド１とプ
レイフイールド２、及び４組のスプライトの相対的な表
示優先順位を制御する７ビツトがロードされる。４組の
スプライトに対応するプレイフイールド１の相対的な優
先順位を決定するのに３ビツトが使用される。同様にし
て、プレイフイールド２と４組のスプライトの間の優先
順位を決定するのにさらに３ビツトが使用される。しか
し、２つのプレイフイールドのどちらが、もう一方より
も高い優先順位を有しているかを決定するのに、さらに
１ビツトが使用される。プレイフイールド１の前には表
示されるが、プレイフイールド２がプレイフイールド１
よりも低い優先順位を有していて、プレイフイールド１
に隠れて見えない間、プレイフイールド２の陰に隠れて
表示されなくなる。 衝突制御レジスタ351は、衝突検知のためのある特定
を定義するビツトを含んでいる。衝突は２つあるいはそ
れ以上の表示物が同じ画素位置でオーバラツプしようと
する時に検知される。衝突制御レジスタがその特定のオ
ーバラツプが衝突になることを指示しているならば、衝
突データ格納レジスタ353にビツトがセツトされる。オ
ーバラツプのいくつかの型のうちどれが発生したか、例
えば、あるスプライトが他のスプライトに、偶数ビツト
プレーンが奇数ビツトプレーンに、偶数ビツトプレーン
があるスプライトに、あるいは奇数ビツトプレーンがあ
るスプライトにオーバラツプしたことを示すために、衝
突格納レジスタの15ビツトが使用される。奇数番号が付
されたスプライトあるいは特定のビツトプレーンを、衝
突検知に含めるか、あるいは除外するかを指示するビツ
トが衝突制御レジスタに含まれている。さらに、衝突す
るであろうビツトプレーンのそれぞれのビツトのツルー
／フォールス指示するビツトがある。このようにして、
表示物が何らかの色を有して衝突するときのみ、衝突を
記憶することができる。 本願発明の上述した説明は、１つの好適な実施例の実
例であり、本願発明の特徴及びその範囲を逸脱すること
なく、ここに説明された構成にさらに変更がなされても
良い。

フロントページの続き (72)発明者 デキユール ジヨセフ シー. アメリカ合衆国、カリフオルニア州 94706、アルバニイ、ベンツラ アベニ ユー 1002 (72)発明者 ニコルソン ロナルド エツチ. アメリカ合衆国、カリフオルニア州 94086、サニーベイル、＃イー 101、サ ウス フエアー オークス アベニユー 655 (72)発明者 タナカ アキオ アメリカ合衆国、カリフオルニア州 94010、バーリンゲイム、カプチノ ド ライブ 1244 (56)参考文献 特開 昭56−25782（ＪＰ，Ａ) 特開 昭60−131595（ＪＰ，Ａ) 特開 昭60−247297（ＪＰ，Ａ) 特開 昭60−249188（ＪＰ，Ａ) 特開 昭61−29888（ＪＰ，Ａ) 特開 昭56−43977（ＪＰ，Ａ) 米国特許4509043（ＵＳ，Ａ) 米国特許4570217（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G09G 5/02,5/36

Claims (1)

1. (57)【特許請求の範囲】 １．ラスタ表示装置にビデオ信号を出力するパーソナル
   コンピュータ装置であって、 プログラムされた命令を実行するプロセッサと、 ビットマップイメージデータを記憶する記憶手段と、 各DMAチャネル用のアドレスを記憶するポインタレジス
   タと、各DMAチャネル用のモジュール値を記憶するモジ
   ュールレジスタとを有し、未処理のビットマップイメー
   ジデータの３つのデータソースとして、前記ポインタレ
   ジスタから前記記憶手段における３つのソースアドレス
   を選択し、処理済みのビットマップイメージデータの格
   納先を示す前記記憶手段の格納アドレスを前記ポインタ
   レジスタから選択するためのポインタ手段と、 複数のグラフィックイメージのビットマップイメージデ
   ータの多数ブロックの転送を前記記憶手段との間で実行
   し、データのコピー、変更、及び線描画処理を行うブロ
   ックイメージ転送手段と、 １画素に対応して前記記憶手段の少なくとも１つのアド
   レスに記憶されたビットマップイメージデータを受取
   り、その画素の視覚特性を決定するビデオ出力信号を発
   生する画像表示制御手段と、 前記モジュールレジスタに記憶されたモジュール値を使
   用して前記ポインタ手段に前記ポインタレジスタを更新
   させるコプロセッサと、 前記プロセッサ、コプロセッサ、ポインタ手段、記憶手
   段、ブロックイメージ転送手段及び画像表示制御手段と
   の間でデータ、アドレス及び制御信号のインターフェー
   スを行うバス手段とを有し、 前記ブロックイメージ転送手段は、４つのDMAチャネル
   を有し、前記４つのDMAチャネルの内の３つは前記記憶
   手段の３つのソースアドレスからのデータの読み出し
   に、１つは前記記憶手段の格納アドレスから読み出され
   て前記ブロックイメージ転送手段により処理されたビッ
   トマップイメージデータのブロック画像のデータ転送に
   使用され、前記ポインタ手段により選択された各DMAチ
   ャネルのアドレスに基づいて、前記DMAチャネルを介し
   てビットマップイメージデータを記憶している前記記憶
   手段の３つのメモリ領域に独立にアクセスし、前記３つ
   のメモリ領域からのビットマップイメージデータのビッ
   トを組合わせて表示するようにしたことを特徴とするパ
   ーソナルコンピュータ装置。 ２．請求項１に記載のパーソナルコンピュータ装置であ
   って、前記ブロックイメージ転送手段は更に、ビットマ
   ップイメージデータに対する複数の論理処理の１つを選
   択する手段を有し、前記ビットマップイメージデータに
   対して選択された論理処理を実行することを特徴とする
   パーソナルコンピュータ装置。 ３．請求項１又は２に記載のパーソナルコンピュータ装
   置であって、前記ブロックイメージ転送手段は更に、複
   数のソースアドレスの少なくとも１つからのビットマッ
   プイメージデータにシフト操作を行うシフト手段を有す
   ることを特徴とするパーソナルコンピュータ装置。 ４．請求項１乃至３のいずれか１項に記載のパーソナル
   コンピュータ装置であって、更に、前記ブロックイメー
   ジ転送手段と前記記憶手段との間でビットマップイメー
   ジデータが転送されるとき、前記バス手段とプロセッサ
   との間でのデータの転送を禁止するためのブロックイメ
   ージDMA転送要求を発生するブロックイメージDMA転送制
   御手段を有することを特徴とするパーソナルコンピュー
   タ装置。 ５．請求項１乃至４のいずれか１項に記載のパーソナル
   コンピュータ装置であって、前記画像表示制御手段はRG
   Bカラー信号を含むビデオ信号を出力することを特徴と
   するパーソナルコンピュータ装置。 ６．請求項１に記載のパーソナルコンピュータ装置であ
   って、画像は複数の水平ラインを走査する電子ビームに
   より画面上に形成され、更に、 前記ブロックイメージ転送手段により処理されるビット
   マップイメージデータのウインドウの幅であって、当該
   ウインドウの各水平ラインに対応する複数のアドレスの
   数で表されるウインドウ幅を指示する手段を有し、 前記コプロセッサが前記電子ビームが前記ウインドウの
   １水平ラインの端に到達したことを検知すると、前記ポ
   インタ手段は前記複数のソースアドレスの少なくとも１
   つと格納先アドレスに対して、前記ウインドウの他の水
   平ラインに対応する最後のアドレスに前記モジュール値
   を加算することにより前記ウインドウの１水平ラインに
   対応する第１のアドレスを選択することを特徴とするパ
   ーソナルコンピュータ装置。 ７．請求項１に記載のパーソナルコンピュータ装置であ
   って、画像は複数ラインを走査する電子ビームにより画
   面上に形成され、前記コプロセッサは、前記電子ビーム
   が所定の位置に到達したことを検知すると、前記ポイン
   タ手段により前記ポインタレジスタを更新させることを
   特徴とするパーソナルコンピュータ装置。 ８．ラスタ表示装置にビデオ信号を出力するパーソナル
   コンピュータ装置であって、 プログラムされた命令を実行するプロセッサと、 ビットマップイメージデータを記憶する記憶手段と、 各DMAチャネル用のアドレスを記憶するポインタレジス
   タと、各DMAチャネル用のモジュール値を記憶するモジ
   ュールレジスタとを有し、未処理のビットマップイメー
   ジデータの３つのデータソースとして、前記ポインタレ
   ジスタから前記記憶手段における３つのソースアドレス
   を選択し、処理済みのビットマップイメージデータの格
   納先を示す前記記憶手段の格納アドレスを前記ポインタ
   レジスタから選択するためのポインタ手段と、 前記記憶手段との間で複数のグラフィックイメージのビ
   ットマップイメージデータの転送を複数のブロックイメ
   ージで行い、データのコピー、変更及び線描画処理を実
   行するブロックイメージ転送手段と、 ビットマップイメージデータを受取って表示する画像表
   示制御手段と、 前記モジュールレジスタに記憶されたモジュール値を使
   用して前記ポインタ手段に前記ポインタレジスタを更新
   させるコプロセッサと、 前記プロセッサ、コプロセッサ、記憶手段、ポインタ手
   段、ブロックイメージ転送手段及び画像表示制御手段と
   の間でデータ、アドレス及び制御信号のインターフェー
   スを行うバス手段とを有し、 前記ブロックイメージ転送手段は、４つのDMAチャネル
   を有し、前記４つのDMAチャネルの内の３つは前記記憶
   手段の３つのソースアドレスからのデータの読み出し
   に、１つは前記記憶手段の格納アドレスから読み出され
   て前記ブロックイメージ転送手段により処理されたビッ
   トマップイメージデータのブロック画像のデータ転送に
   使用され、前記ポインタ手段により選択されたアドレス
   に基づいて前記DMAチャネルを介して、ビットマップイ
   メージデータを記憶している前記記憶手段の３つのメモ
   リ領域に独立にアクセスし、 画像の１水平ラインに対応するビットマップイメージデ
   ータの処理中、前記画像に含まれる２本の垂直線のそれ
   ぞれに対応するビットマップイメージデータを検出し、
   前記２本の垂直線で境界付けられた領域を塗りつぶすた
   めに前記領域の１本の水平ラインの当該領域に対応する
   ビットマップイメージデータを変更する論理処理手段
   と、 処理済みのビットマップイメージデータを前記記憶手段
   の格納先アドレスに記憶する手段と、 を有することを特徴とするパーソナルコンピュータ装
   置。 ９．請求項８に記載のパーソナルコンピュータ装置であ
   って、前記ブロックイメージ転送手段は更に、前記ソー
   スアドレスからのビットマップイメージデータにシフト
   処理を実施するシフト手段を有することを特徴とするパ
   ーソナルコンピュータ装置。