JP2962352B2 - ビット重み順表示／接続妥当性チェック方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビット重み順表示／
接続妥当性チェック方式に関し、特にコンピュータ装置
等に内蔵されるプリント基板やＬＳＩ（Ｌａｒｇｅ Ｓ
ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）を回路図入力シス
テムを利用して回路図設計する際のビット重み順表示お
よび接続妥当性チェックの方式に関する。

【０００２】

【従来の技術】従来、プリント基板やＬＳＩの回路図入
力システムには、シンボルのビット重み順を表示する機
能やビット重みを考慮した接続の妥当性を判断する機能
がなかった。ここで、シンボルのビット重み順とは、例
えば、図５に示すように、４ビットのピン群Ａ（０）〜
Ａ（３）やピン群Ｂ（０）〜Ｂ（３）があった場合に、
ピン群Ａ（０）〜Ａ（３）やピン群Ｂ（０）〜Ｂ（３）
に対して４ビットのデータを下位ビットから割り当てる
べきか上位ビットから割り当てるべきかを示す順序であ
る。ピン群Ａ（０）〜Ａ（３）やピン群Ｂ（０）〜Ｂ
（３）における括弧内の数字はビット位置を示す添字で
あり、ピン群Ａ（０）〜Ａ（３）やピン群Ｂ（０）〜Ｂ
（３）に対して添字の昇順にデータのビットを昇順に割
り当てる場合にビット重み順が昇順であるといい、ピン
群Ａ（０）〜Ａ（３）やピン群Ｂ（０）〜Ｂ（３）に対
して添字の昇順にデータのビットを降順に割り当てる場
合にビット重み順が降順であるという。なお、ビット重
み順は、本来、一連のピン群に対する属性であるが、同
一のシンボル内でピン群毎にビット重み順が異なること
は混乱の要因となるので、同一のシンボル内ではビット
重み順が１つに統一されているものとする。

【０００３】また、ビット重みを考慮した接続の妥当性
とは、例えば、図５に示すように、４ビットのピン群Ａ
（０）〜Ａ（３）やピン群Ｂ（０）〜Ｂ（３）があった
場合に、ピン群Ａ（０）〜Ａ（３）のビット重み順が降
順であり、ピン群Ｂ（０）〜Ｂ（３）のビット重み順が
昇順であれば、ピンＡ（０）とピンＢ（０）とを結線し
ても、データのビットとしては最上位のビットと最下位
のビットとが接続されることになり、妥当でないことを
いう。

【０００４】回路図設計における従来の回路素子接続検
索方式の一例が、特開平５−２２５２８６号公報に記載
されている。この回路素子接続検索方式は、図６に示す
ように、入力信号を解析する入出力装置１と、データを
格納するデータ記憶装置２と、接続経路抽出部５および
回路図表示部６を含み回路素子の接続経路を検索する回
路素子接続検索手段４と、データ格納や回路素子の接続
検索を指示する演算処理装置２とから構成されており、
回路素子間の接続経路を自動的に抽出して接続経路の回
路素子および信号線を強調表示するものである。

【０００５】

【発明が解決しようとする課題】第１の問題点は、従来
の技術において、ビット重み順がどのように割り付けさ
れているかを表示できないことである。その理由は、プ
リント基板やＬＳＩの回路図設計に必要な情報ファイル
中にビット重み順を示す情報が登録されていないためで
ある。

【０００６】第２の問題点は、従来の技術において、接
続経路の検索は可能であるが、その接続がビットの重み
的に正しいか否かを判断できないことである。その理由
は、プリント基板やＬＳＩの回路図設計に必要な情報フ
ァイル中にビット重み順を示す情報が登録されておら
ず、接続が正しいかどうかを判断できず、かつ判断する
仕組みもないためである。

【０００７】本発明の目的は、回路図入力システム上で
シンボルを配置する際に、あらかじめ登録されているそ
のシンボルのビット重み順を表示するビット重み順表示
／接続妥当性チェック方式を提供することにある。

【０００８】また、本発明の他の目的は、回路図入力シ
ステム上で入力ピンと出力ピンとの接続後にビットの重
み的に接続関係が妥当かどうかをチェックするビット重
み順表示／接続妥当性チェック方式を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明のビット重み順表
示／接続妥当性チェック方式は、回路図入力システムに
おいて、回路図のシンボル毎にそのシンボル中の一連の
ビット群のビット重み順を表示するビット重み順表示手
段と、ビット重みを考慮した接続の妥当性をチェックす
るビット重みチェック手段とを有する。

【００１０】また、本発明のビット重み順表示／接続妥
当性チェック方式は、回路図入力システムにおいて、外
部から入力されたシンボル配置の指示に従い指定位置に
シンボルが配置されたときに、あらかじめ登録されてい
る情報から配置したシンボルのビット重み順が昇順／降
順のどちらで付与されているかを調べ、ビット重み順を
表示するビット重み順表示手段と、リアルタイムで動作
している場合には、外部から入力された配線指示に従っ
て配線が行われたときに、配線の結果、ピン同士が接続
されたかどうかを調べ、接続されたそれぞれのピンの属
するシンボルのビット重み順と、そのピンが何ビット目
かを調べ、ピン間の接続がビットの重み的に妥当かどう
かを判断し、妥当でない場合にはエラーマークを表示
し、バッチ処理で動作している場合には、チェックして
いない１ピンを選択し、選択したピンに接続されている
全てのピンを見つけ、選択したピンと見つけた全てのピ
ンとの間の接続がビットの重み的に妥当かどうかを判断
し、妥当でない場合にはエラーマークを表示するビット
重みチェック手段とを有する。

【００１１】さらに、本発明の機械読み取り可能な記録
媒体は、コンピュータを、外部から入力されたシンボル
配置の指示に従い指定位置にシンボルを配置し、あらか
じめ登録されている情報から配置したシンボルのビット
重み順が昇順／降順のどちらで付与されているかを調
べ、ビット重み順を表示するビット重み順表示手段，お
よびリアルタイムで動作している場合には、外部から入
力された配線指示に従って配線が行われたときに、配線
の結果、ピン同士が接続されたかどうかを調べ、接続さ
れたそれぞれのピンの属するシンボルのビット重み順
と、そのピンが何ビット目かを調べ、ピン間の接続がビ
ットの重み的に妥当かどうかを判断し、妥当でない場合
にはエラーマークを表示し、バッチ処理で動作している
場合には、チェックしていない１ピンを選択し、選択し
たピンに接続されている全てのピンを見つけ、選択した
ピンと見つけた全てのピンとの間の接続がビットの重み
的に妥当かどうかを判断し、妥当でない場合にはエラー
マークを表示するビット重みチェック手段として機能さ
せるためのプログラムを記録する。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１３】図１は、本発明の第１の実施の形態に係る
ビット重み順表示／接続妥当性チェック方式の構成を示
すブロック図である。本実施の形態に係るビット重み順
表示／接続妥当性チェック方式は、入出力装置１と、演
算処理装置２と、データ記憶装置３と、ビット重み順表
示手段４と、ビット重みチェック手段５とから、その主
要部が構成されている。

【００１４】ビット重みチェック手段５は、選択された
ピンからトレースを行い該ピンに接続されている全ての
ピンを見つける接続先トレース部６と、ピン間の接続が
ビットの重み的に妥当かどうかを判断する接続正誤判断
部７と、接続正誤判断部７により妥当でないと判断され
たピン間の接続にエラーマークを表示するエラーマーク
表示部８とを含んで構成されている。

【００１５】図２を参照すると、ビット重み順表示手段
４の処理は、シンボル配置ステップＳ１と、ビット重み
順表示ステップＳ２とからなる。

【００１６】図３（ａ）を参照すると、ビット重みチェ
ック手段５をリアルタイムに実施した場合の処理は、配
線ステップＳ３と、ピン間結線判定ステップＳ４と、接
続妥当性判定ステップＳ５と、エラーマーク表示ステッ
プＳ６とからなる。

【００１７】図３（ｂ）を参照すると、ビット重みチェ
ック手段５をバッチ処理で実施した場合の処理は、未チ
ェックピン選択ステップＳ３’と、全接続ピントレース
ステップＳ４’と、接続妥当性判定ステップＳ５と、エ
ラーマーク表示ステップＳ６とからなる。

【００１８】次に、このように構成された第１の実施の
形態に係るビット重み順表示／接続妥当性チェック方式
の動作について説明する。

【００１９】演算処理装置２は、入出力装置１からの入
力信号を解析して、データ格納指示の場合には、データ
記憶装置３にデータを格納する。このようにして、デー
タ記憶装置３には、回路図設計に必要な情報ファイル
（図示せず）が作成されている。特に、シンボルのライ
ブラリの指定フィールドには、シンボルのビット重み順
が格納されている。

【００２０】また、演算処理装置２は、入出力装置１か
らの入力信号を解析して、シンボル配置指示の場合に
は、データ記憶装置３からそのシンボルの情報を取得し
て、シンボルを配置する。

【００２１】シンボル配置指示に従ってシンボルが配置
されると（ステップＳ１）、ビット重み順表示手段４
は、ステップＳ１で配置したシンボルのビット重み順を
データ記憶装置３から取得してシンボルのビット重み順
を表示する（ステップＳ２）。

【００２２】さらに、演算処理装置２は、入出力装置１
からの入力信号を解析して、配線指示の場合には、デー
タ記憶装置３から指定されたピンの情報を取得して、ピ
ン間の配線を行う。

【００２３】ビット重みチェック手段５がリアルタイム
で動作している場合には、配線指示に従って配線が行わ
れると（ステップＳ３）、ビット重みチェック手段５
は、ステップＳ３で行われた配線によりピンとピンとが
結線されたかどうかを判断する（ステップＳ４）。結線
されなかった場合には、ビット重みチェック手段５は、
外部入力待ち状態となり、結線された場合は、接続正誤
判断部７により、シンボルのビット重み順を考慮して結
線されたピン同士の接続がビットの重み的に妥当な接続
かどうかを判断する（ステップＳ５）。妥当な接続の場
合には、ビット重みチェック手段５は、外部入力待ち状
態となり、妥当な接続でない場合には、エラーマーク表
示部８によりピン間の配線にエラーマークを表示して
（ステップＳ６）、外部入力待ち状態となる。

【００２４】また、ビット重みチェック手段５がバッチ
処理で動作している場合には、まだチェックしていない
１ピンを選択すると（ステップＳ３’）、ビット重みチ
ェック手段５は、接続先トレース部６により、ステップ
Ｓ３’で選択したピンからトレースを行って接続されて
いる全てのピンを見つける（ステップＳ４’）。続い
て、ビット重みチェック手段５は、接続正誤判断部７に
より、シンボルのビット重み順を考慮してステップＳ
３’で選択したピンとステップＳ４’で見つけた全ての
ピンとの間の接続がビットの重み的に妥当かどうかを判
断する（ステップＳ５）。妥当な接続の場合には、ビッ
ト重みチェック手段５は、ステップＳ３’に制御を戻
し、妥当な接続でない場合には、エラーマーク表示部８
により妥当な接続でない配線の上にエラーマークを表示
し、ステップＳ３’に制御を戻す。

【００２５】図４は、本発明の第２の実施の形態に係る
ビット重み順表示／接続妥当性チェック方式の構成を示
すブロック図である。本実施の形態に係るビット重み順
表示／接続妥当性チェック方式は、第１の実施の形態に
係るビット重み順表示／接続妥当性チェック方式に対し
て、ビット重み順表示／接続妥当性チェック用プログラ
ムを記録した記録媒体９を備えるようにしたものであ
る。この記録媒体９は、磁気ディスク，半導体メモリそ
の他の記録媒体であってもよい。なお、その他の手段等
は、第１の実施の形態に係るビット重み順表示／接続妥
当性チェック方式における手段等と同じものであるの
で、対応する手段等には同一符号を付して、それらの詳
しい説明を省略する。

【００２６】このように構成された第２の実施の形態に
係るビット重み順表示／接続妥当性チェック方式では、
ビット重み順表示／接続妥当性チェック用プログラムは
記録媒体９から演算処理装置２に読み込まれ、ビット重
み順表示手段４および接続妥当性チェック手段５として
の処理を実行する。それらの詳しい動作は、第１の実施
の形態に係るビット重み順表示／接続妥当性チェック方
式の場合と全く同様であるので、その詳しい説明を割愛
する。

【００２７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００２８】図１を参照すると、本発明のビット重み順
表示／接続妥当性チェック方式の一実施例は、入出力装
置１と、演算処理装置２と、データ記憶装置３と、ビッ
ト重み順表示手段４と、ビット重みチェック手段５とか
ら、その主要部が構成されている。

【００２９】ビット重みチェック手段５は、選択された
ピンからトレースを行い該ピンに接続されている全ての
ピンを見つける接続先トレース部６と、ピン間の接続が
ビットの重み的に妥当かどうかを判断する接続正誤判断
部７と、接続正誤判断部７により妥当でないと判断され
たピン間の接続にエラーマークを表示するエラーマーク
表示部８とを含んで構成されている。

【００３０】図２を参照すると、ビット重み順表示手段
４の処理は、シンボル配置ステップＳ１と、ビット重み
順表示ステップＳ２とからなる。

【００３１】図３（ａ）を参照すると、ビット重みチェ
ック手段５をリアルタイムに実施した場合の処理は、配
線ステップＳ３と、ピン間結線判定ステップＳ４と、接
続妥当性判定ステップＳ５と、エラーマーク表示ステッ
プＳ６とからなる。

【００３２】図３（ｂ）を参照すると、ビット重みチェ
ック手段５をバッチ処理で実施した場合の処理は、非チ
ェックピン選択ステップＳ３’と、全接続ピントレース
ステップＳ４’と、接続妥当性判定ステップＳ５と、エ
ラーマーク表示ステップＳ６とからなる。

【００３３】図５は、本実施例のビット重み順表示／接
続妥当性チェック方式により表示されるビット重み順お
よびエラーマークの一例を示す図である。図５におい
て、各シンボルの上位に表示された「降」，「昇」がビ
ット重み順を示す。また、ピン間を接続する配線上に付
された「×」がエラーマークを示す。なお、Ｌ００１，
Ｌ００２およびＬ００３はシンボル名を示し、Ａ（０）
〜Ａ（３），Ｂ（０）〜Ｂ（３），Ｃ（０）〜Ｃ
（７），Ｄ（０）〜Ｄ（７）等は論理ピン名を示す。論
理ピン名の括弧内の番号はピンのビット位置を示すもの
であり、ビット重み順を表すものではない。

【００３４】次に、このように構成された本実施例のビ
ット重み順表示／接続妥当性チェック方式の動作につい
て説明する。

【００３５】演算処理装置２は、入出力装置１からの入
力信号を解析して、データ格納指示の場合には、データ
記憶装置３にデータを格納する。このようにして、デー
タ記憶装置３には、回路図設計に必要な情報ファイル
（図示せず）が作成されている。特に、シンボルＬ００
１，Ｌ００２およびＬ００３のライブラリの指定フィー
ルドには、ビット重み順が、「降」，「昇」および
「降」として格納されているものとする。

【００３６】また、演算処理装置２は、入出力装置１か
らの入力信号を解析して、シンボル配置指示の場合に
は、データ記憶装置３からそのシンボルの情報を取得し
て、シンボルを配置する。例えば、図５に示すように、
シンボルＬ００１，Ｌ００２およびＬ００３が配置され
たものとする。

【００３７】シンボル配置指示に従ってシンボルＬ００
１，Ｌ００２およびＬ００３が配置されると（ステップ
Ｓ１）、ビット重み順表示手段４は、ステップＳ１で配
置したシンボルＬ００１，Ｌ００２およびＬ００３のビ
ット重み順「降」，「昇」および「降」をデータ記憶装
置３から取得して、シンボルＬ００１，Ｌ００２および
Ｌ００３の上位にビット重み順「降」，「昇」および
「降」をそれぞれ表示する（ステップＳ２）。

【００３８】さらに、演算処理装置２は、入出力装置１
からの入力信号を解析して、配線指示の場合には、デー
タ記憶装置３から指定されたピンの情報を取得して、ピ
ン間の配線を行う。例えば、図５に示すように、ピンＡ
（０）とピンＢ（０）との間の配線が行われたものとす
る。

【００３９】ビット重みチェック手段５がリアルタイム
で動作している場合には、配線指示に従ってピンＡ
（０）とピンＢ（０）との間の配線が行われると（ステ
ップＳ３）、ビット重みチェック手段５は、ステップＳ
３で行われた配線によりピンＡ（０）とピンＢ（０）と
が結線されたかどうかを判断する（ステップＳ４）。結
線されなかった場合には、ビット重みチェック手段５
は、外部入力待ち状態となり、結線された場合は、接続
正誤判断部７により、シンボルＬ００１およびＬ００２
のビット重み順を考慮して結線されたピンＡ（０）とピ
ンＢ（０）と間の接続がビットの重み的に妥当な接続か
どうかを判断する（ステップＳ５）。シンボルＬ００１
のビット重み順が「降」であり、シンボルＬ００２のビ
ット重み順が「昇」であるので、接続正誤判断部７は、
ピンＡ（０）とピンＢ（０）とを結線しても、データの
ビットとしては最上位のビットと最下位のビットとが接
続されるので、妥当な接続ではないと判断する。このた
め、ビット重みチェック手段５は、エラーマーク表示部
８によりピンＡ（０）とピンＢ（０）と間の配線にエラ
ーマーク「×」を表示して（ステップＳ６）、外部入力
待ち状態となる。なお、妥当な接続の場合には、エラー
マーク「×」が表示されないことはいうまでもない。

【００４０】また、ビット重みチェック手段５がバッチ
処理で動作している場合には、まだチェックしていない
１ピンが選択されると（ステップＳ３’）、ビット重み
チェック手段５は、接続先トレース部６により、ステッ
プＳ３’で選択したピンからトレースを行って接続され
ている全てのピンを見つける（ステップＳ４’）。続い
て、ビット重みチェック手段５は、接続正誤判断部７に
より、シンボルのビット重み順を考慮してステップＳ
３’で選択したピンとステップＳ４’で見つけた全ての
ピンとの間の接続がビットの重み的に妥当かどうかを判
断する（ステップＳ５）。妥当な接続の場合には、ビッ
ト重みチェック手段５は、ステップＳ３’に制御を戻
し、妥当な接続でない場合には、エラーマーク表示部８
により妥当な接続でない配線の上にエラーマーク「×」
を表示し、ステップＳ３’に制御を戻す。

【００４１】このように、本実施例では、ビット重み順
表示手段４により各シンボルのビット重み順が表示され
るため、ビット重み順を確認しながら配線でき、接続ミ
スを未然に防ぐことができる。また、ビット重みチェッ
ク手段５により、万が一、ビットの重み的に誤った接続
を行った場合にもエラーとして検出されるため、接続ミ
スを防ぐことができる。

【００４２】

【発明の効果】第１の効果は、各シンボルのビット重み
順が昇順か降順かが表示されるということである。これ
により、ビットの重み的にピン同士を正しく接続できる
ようになる。その理由は、ビットの重み順を確認しなが
ら配線を行えるからである。

【００４３】第２の効果は、ピン同士の接続がビット重
み的に妥当かどうかがチェックされ、妥当でない接続に
はエラーマークが表示されるということである。これに
より、ビット重みに関する接続ミスはありえなくなる。
その理由は、エラーマークの接続を見つけ、接続を変更
し、エラーがなくなるまでチェックと接続変更とを繰り
返すことを容易に行えるからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るビット重み順
表示／接続妥当性チェック方式の構成を示すブロック図
である。

【図２】図１中のビット重み順表示手段の動作を示すフ
ローチャートである。

【図３】図１中のビット重みチェック手段の動作を示す
フローチャートであり、（ａ）は接続妥当性チェックを
リアルタイムに実施した場合を示し、（ｂ）は接続妥当
性チェックをバッチ処理で実施した場合を示す。

【図４】本発明の第２の実施の形態に係るビット重み順
表示／接続妥当性チェック方式の構成を示すブロック図
である。

【図５】本発明の一実施例のビット重み順表示／接続妥
当性チェック方式により表示されるビット重み順および
エラーマークの一例を示す図である。

【図６】従来の技術の一例を示すブロック図である。

【符号の説明】

１ 入出力装置 ２ 演算処理装置 ３ データ記憶装置 ４ ビット重み順表示手段 ５ ビット重みチェック手段 ６ 接続先トレース部 ７ 接続正誤判断部 ８ エラーマーク表示部 ９ 記録媒体

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 回路図入力システムにおいて、 回路図のシンボル毎にそのシンボル中の一連のピン群の
   ビット重み順を表示するビット重み順表示手段と、 ビット重みを考慮した接続の妥当性をチェックするビッ
   ト重みチェック手段とを有することを特徴とするビット
   重み順表示／接続妥当性チェック方式。
2. 【請求項２】 前記ビット重み順表示手段は、配置され
   たシンボルに対し、あらかじめ登録されているそのシン
   ボルのビット重み順を表示するものである請求項１記載
   のビット重み順表示／接続妥当性チェック方式。
3. 【請求項３】 前記ビット重みチェック手段は、接続さ
   れたピン同士に対し、あらかじめ登録されている情報か
   ら各ピンが何ビット目かを判断し、ビットの重み的に妥
   当な接続かを判断して、妥当な接続ではない場合はエラ
   ーマークを表示する請求項１記載のビット重み順表示／
   接続妥当性チェック方式。
4. 【請求項４】 前記ビット重みチェック手段が、選択さ
   れたピンからトレースを行い該ピンに接続されている全
   てのピンを見つける接続先トレース部と、ピン間の接続
   がビットの重み的に妥当かどうかを判断する接続正誤判
   断部と、この接続正誤判断部により妥当でないと判断さ
   れたピン間の接続にエラーマークを表示するエラーマー
   ク表示部とを含む請求項１記載のビット重み順表示／接
   続妥当性チェック方式。
5. 【請求項５】 回路図入力システムにおいて、 外部から入力されたシンボル配置の指示に従い指定位置
   にシンボルが配置されたときに、あらかじめ登録されて
   いる情報から配置したシンボルのビット重み順が昇順／
   降順のどちらで付与されているかを調べ、ビット重み順
   を表示するビット重み順表示手段と、 リアルタイムで動作している場合には、外部から入力さ
   れた配線指示に従って配線が行われたときに、配線の結
   果、ピン同士が接続されたかどうかを調べ、接続された
   それぞれのピンの属するシンボルのビット重み順と、そ
   のピンが何ビット目かを調べ、ピン間の接続がビットの
   重み的に妥当かどうかを判断し、妥当でない場合にはエ
   ラーマークを表示し、バッチ処理で動作している場合に
   は、チェックしていない１ピンを選択し、選択したピン
   に接続されている全てのピンを見つけ、選択したピンと
   見つけた全てのピンとの間の接続がビットの重み的に妥
   当かどうかを判断し、妥当でない場合にはエラーマーク
   を表示するビット重みチェック手段とを有することを特
   徴とするビット重み順表示／接続妥当性チェック方式。
6. 【請求項６】 コンピュータを、外部から入力されたシ
   ンボル配置の指示に従い指定位置にシンボルを配置し、
   あらかじめ登録されている情報から配置したシンボルの
   ビット重み順が昇順／降順のどちらで付与されているか
   を調べ、ビット重み順を表示するビット重み順表示手
   段，およびリアルタイムで動作している場合には、外部
   から入力された配線指示に従って配線が行われたとき
   に、配線の結果、ピン同士が接続されたかどうかを調
   べ、接続されたそれぞれのピンの属するシンボルのビッ
   ト重み順と、そのピンが何ビット目かを調べ、ピン間の
   接続がビットの重み的に妥当かどうかを判断し、妥当で
   ない場合にはエラーマークを表示し、バッチ処理で動作
   している場合には、チェックしていない１ピンを選択
   し、選択したピンに接続されている全てのピンを見つ
   け、選択したピンと見つけた全てのピンとの間の接続が
   ビットの重み的に妥当かどうかを判断し、妥当でない場
   合にはエラーマークを表示するビット重みチェック手段
   として機能させるためのプログラムを記録した機械読み
   取り可能な記録媒体。