JP2963501B2 - 遅延時間自動調整式遅延回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、遅延時間を自動的に調整することのできる
信号遅延回路に関する。

従来の技術 アナログ部とデジタル部の双方の制御部を備えた装置
では、両制御部の間のタイミングをとるため、アナログ
部のタイミング信号を適当な時間だけ遅延させる必要が
ある。このときの遅延時間は一般的に数十ns（ナノ秒）
程度であるが、このような短い時間をシステムクロック
によって生成しようとすると、非常に高速のシステムク
ロックを使用する必要がある。しかし、これはコスト的
に困難な場合が多く、従来より、複数の遅延素子を内蔵
した遅延回路を用いて信号を必要な時間だけ遅延させる
方法が広く用いられている。

発明が解決しようとする課題 遅延素子を利用して信号を遅延させる回路では、個々
の遅延素子のばらつきや、使用環境温度、電源電圧の変
動等により遅延時間がばらつくという問題がある。この
ため、従来は一つ一つの遅延回路（通常は１個の基板上
に集積されている）毎に遅延時間特性を検査し、デイッ
プスイッチ等で所定の遅延時間となるように調整（遅延
素子の選択）を行っていた。

本発明はこのような面倒な手動による調整を無くし、
自動的な遅延時間の調整を可能とした遅延回路を提供す
るものである。

課題を解決するための手段 上記目的を達成するため、本発明に係る遅延回路で
は、第１図に示すように、外部からの切換信号に応じ
て、複数の相異なった遅延時間の中の１つの遅延時間で
入力信号を遅延させる信号遅延回路10と、信号遅延回路
の遅延時間を測定する遅延時間測定手段14と、測定され
た遅延時間に基づき、信号遅延回路10に入力すべき切換
信号を生成する選択手段12とを備えることを特徴とす
る。

作 用 遅延時間測定手段14によって測定することにより得ら
れる信号遅延回路10の遅延時間を基に、選択手段12は信
号遅延回路10の複数の遅延時間の中の１つを選択する。
これにより、例えば環境温度・電源電圧等の要因によっ
て信号遅延回路10の遅延時間特性が変動したとしても、
出力信号の遅延時間が最も所望の値に近くなるような遅
延時間を選択することができるようになる。

実施例 以下、本発明の実施例を図面を参照しつつ説明する。
第２図に、デジタル複写機の一部に用いた、本発明に係
る遅延回路の構成を示す。本遅延回路はデジタル複写機
のデジタル制御部とアナログ制御部との間の信号のタイ
ミングをとるため、アナログ制御部からの入力パルス信
号ａを所定の時間dtだけ遅延させた遅延信号ｂを得るた
めに用いられている（第３図（ａ））。本回路では入力
信号ａを遅延させるために４個のディレイ素子から成る
遅延回路DLYを用いているが、ディレイ素子には個体差
があり、また環境温度や電源電圧の変動により、使用時
においても遅延時間が変動する可能性がある。そこで、
本回路では、まずその遅延回路DLYの遅延時間を測定
し、その結果に基づいて遅延素子の組み合わせを自動的
に選択している。以下、その動作を説明する。なお、第
３図（ａ）に示すように、以下の自動調整（ディレイセ
ット）動作は、本回路の通常動作の合間に、ディレイセ
ット信号ｃが入力された期間内のみ行われる。第３図
（ａ）の点線内の期間Ｂを拡大したのが同図（ｂ）であ
る。

入力信号ａは第1OR回路OR1を通過した後、４個の直列
に接続されたディレイ素子DLY1,DLY2,DLY3,DLY4から成
る遅延回路DLYに入力される。遅延回路DLYの各ディレイ
素子DLY1,DLY2,DLY3,DLY4の直後からは端子が出され、
これら４本の端子は４個のAND回路AND4,AND5,AND6,AND7
の各々に入力される。各AND回路AND4,AND5,AND6,AND7の
他方の入力端子にはデコーダDECからの信号が入力され
るが、後述するようにデコーダDECからは４個のAND回路
AND4,AND5,AND6,AND7のいずれか１個のみにＨ信号が送
られる。それら４個のAND回路AND4,AND5,AND6,AND7から
の出力は第2OR回路OR2によりまとめられて遅延出力ｂと
なる。

以上の回路により、デコーダDECの出力信号に応じ
て、４個のディレイ素子DLY1,DLY2,DLY3,DLY4による４
種の組み合わせ（DLY1）、（DLY1＋DLY2）、（DLY1＋DL
Y2＋DLY3）、（DLY1＋DLY2＋DLY3＋DLY4）のいずれかに
よって遅延された入力信号ａが遅延信号ｂとして出力さ
れることとなる。なお、本実施例では遅延回路DLYの各
ディレイ素子DLY1,DLY2,DLY3,DLY4は１つの基板上に同
じ構成により形成されているものであるため、同一の遅
延時間d1を有する。従って、本回路では、d1、２・d1、
３・d1、４・d1という４種の遅延時間のうちのいずれか
を自動的に選択することになる。

一方、ディレイセット信号ｃは第１のＤフリップフロ
ップDFF1でシスエムクロック信号ｄによりサンプリング
され、そのＱ出力は第1AND回路AND1に入力される。第１
フリップフロップDFF1のQ^-出力は第２のＤフリップフロ
ップDFF2でサンプリングされ、同じく第1AND回路AND1に
入力される。これにより、第1AND回路AND1の出力信号ｅ
は第３図（ｂ）に示すように、ディレイセット信号ｃが
Ｈの期間内の、システムクロック信号ｄの１サイクルの
幅を有するパルスとなる。この信号ｅは以下に説明する
ように遅延時間計測の期間を定めるために利用されるこ
とから、計測期間信号と呼ぶ。

第1AND回路AND1の出力（計測期間信号ｅ）は２つに分
けられ、一方はそのまま第3AND回路AND3に、他方は反転
された後、上記とは別のディレイ素子DLY0を介して第3A
ND回路AND3に入力される。従って、第3AND回路AND3の出
力ｆは第３図（ｂ）に示すように、ディレイ素子DLY0の
遅延時間d0の幅を有するパルスとなる。この信号ｆをテ
ストパルスと呼ぶ。

テストパルスｆは第1OR回路OR1及び遅延回路DLY（４
個のディレイ素子DLY1,DLY2,DLY3,DLY4の全て）を通過
した後、第2AND回路AND2に入力される。第2AND回路AND2
では、遅延回路DLYにより遅延されたテストパルスｆと
計測期間信号ｅとのANDをとり、その結果を第1OR回路OR
1に入力する。すなわち、テストパルスｆは、計測期間
信号ｅがＨの間、［OR1→（DLY1＋DLY2＋DLY3＋DLY4）
→AND2→OR1］のループｌを繰り返し回り続けることに
なる（第３図（ｂ））。ここで、テストパルスｆが１回
ループするに要する時間は、遅延回路DLYの遅延時間dl
（＝４・d1）である。

４番目のディレイ素子DLY4の出力ｇ及び計測期間信号
ｅはカウンタCTRに入力され、カウンタCTRはこの出力ｇ
（カウンタクロック信号）により計測期間信号ｅの間の
テストパルスｆのループ回数をカウントする。なお、こ
のカウンタCTRには、ディレイセット信号ｃが入力され
る直前にクリアパルスｈが入力され、前回のカウント値
を０にリセットするようになっている。第３図（ｂ）の
例では、今回の計測期間ｅ中にテストパルスｆは３回ル
ープしたとカウントされることになる。その計数結果は
３ビットの信号としてデコーダDECに出力される。デコ
ーダDECはこのループ回数データを基に、４種のディレ
イ素子の組み合わせ（DLY1）、（DLY1＋DLY2）、（DLY1
＋DLY2＋DLY3）、（DLY1＋DLY2＋DLY3＋DLY4）のいずれ
を用いるのかを決定し、該当するAND回路AND4,AND5,AND
6,AND7のみにＨ信号を送る。

以上説明した通り、上記回路では、４個のディレイ素
子DLY1,DLY2,DLY3,DLY4により構成される遅延回路にテ
ストパルスｆを所定時間（計測期間信号ｅ）だけループ
させ、そのループ回数を計数することにより、遅延回路
DLYの遅延時間を測定している。（なお、上記実施例で
は遅延回路の絶対的な遅延時間dlを測定するのではな
く、ループ回数による相対的な遅延時間を測定している
が、もちろん、適当な演算回路を設けることにより、遅
延時間dlの値を算出することも可能である。）そして、
そのようにして測定された遅延時間（正確にはテストパ
ルスｆのループ回数）を基に、最適なディレイ素子の組
み合わせをデコーダDEC及び４個のAND回路AND4,AND5,AN
D6,AND7により選択している。従って、デコーダDECのデ
コード・プログラムを予め適当に定めておくことによ
り、たとえ個々のディレイ素子の遅延時間特性が遅延回
路DLY毎に異なっていても、それを補償して所望の遅延
時間に最も近いディレイ素子の組み合わせが自動的に選
択されるようにすることができる。しかも、このディレ
イセット動作は第３図（ａ）に示すように通常動作の合
間に短時間で行うことができるため、環境温度や電源電
圧の変化等によるディレイ素子の遅延時間変化も補正す
ることができる。

先に述べた通り、上記回路では遅延回路DLYに含まれ
る各ディレイ素子DLY1,DLY2,DLY3,DLY4の遅延時間は全
て等しいものであり、遅延時間はd1、２・d1、３・d1、
４・d1という４種の中からしか選択できなかったが、遅
延回路DLYを第４図に示すような構成とすることによ
り、更に細かい遅延時間の調整を行うことができるよう
になる。

第４図では、遅延回路DLYは５個のディレイ素子ユニ
ット22a,22b,22c,22d,22eから成り、各ディレイ素子ユ
ニットは１個（22a）、２個（22b）、４個（22c）、８
個（22d）、16個（22e）の同一のディレイ素子20から構
成される。すなわち、この単位ディレイ素子20の遅延時
間をd2とすると、これらディレイ素子ユニットの遅延時
間はそれぞれd2、２・d2、４・dd、８・d2、16・d2とな
り、これらを適宜組み合わせることによりd2から32・d2
までの間の任意の遅延時間を有する遅延回路DLYを構成
することができる。

第４図の回路では、計測期間信号ｅ及びテストパルス
ｆを作成するまでの回路は第２図に示した回路と同じで
ある。本回路では、遅延回路DLYを構成する５個の各デ
ィレイ素子ユニット22a,22b,22c,22d,22eの各々に、イ
ンバータINV11、AND回路AND11及びOR回路OR11が設けら
れている。計測期間信号ｅがOR回路OR11に入ることによ
り、OR回路OR11の出力は計測期間中ずっとＨとなる。こ
れにより、各ディレイ素子ユニット22a,22b,22c,22d,22
eに直列に設けられた３−ステート・バッファB6,B7,B8,
B9,B10がON、並列に設けられた反転バッファB1,B2,B3,B
4,B5がOFFとなり、テストパルスｆは全てのディレイ素
子ユニット22a,22b,22c,22d,22eを通過して第2AND回路A
ND2に戻る。テストパルスｆがこのループを回る間、そ
の回数はカウンタCTRによってカウントされ、計測期間
が終了した時点でデコーダDECに引き渡される。デコー
ダDECはこの計数データ（ループ回数、すなわち、遅延
回路DLYの総遅延時間を表わすデータ）を基に、所定の
プログラムに従い、所定の遅延時間に最も近くなるよう
なディレイ素子ユニット22a,22b,22c,22d,22eの１個又
は２個以上の組合せを選択する。この選択結果は端子Y
1,Y2,Y3,Y4,Y5から出力され、選択されたディレイ素子
ユニットに対応するAND回路AND11にＨ信号が与えられ
る。これにより、選択されたディレイ素子ユニットのバ
ッファ（B6,B7,B8,B9,B10のいずれか１個又は２個以
上）がONとなり、反転バッファ（B1,B2,B3,B4,B5）はOF
Fとなる。逆に、選択されなかったディレイ素子ユニッ
トのバッファはOFFとなり、反転バッファはONとなる。
これにより、通常動作期間においては、入力信号ａは第
1OR回路OR1を通過した後、デコーダDECにより選択され
たディレイ素子ユニットのみを通過し、選択されなかっ
たディレイ素子ユニットでは反転バッファ側をバイパス
して、遅延信号ｂとして出力される。

発明の効果 以上説明した通り、本発明では信号遅延回路の実際の
遅延時間を測定し、その測定結果に応じて信号遅延回路
の複数の遅延時間のオプションの中から最適な遅延時間
を選択する。従って、遅延回路の固体差や環境温度・電
源電圧等の変動要因を補正して、常に所望の値に最も近
い遅延時間を得ることが可能となる。

【図面の簡単な説明】

第１図は本発明のクレーム対応図、第２図は本発明の実
施例である自動調整式信号遅延回路の回路図、第３図
（ａ），（ｂ）はその回路における各種信号のタイミン
グチャート、第４図は遅延回路の別の構成例を示す回路
図である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】外部からの切換信号に応じて、複数の相異
   なった遅延時間の中の１つの遅延時間で入力信号を遅延
   させる信号遅延回路と、 信号遅延回路の遅延時間を測定する遅延時間測定手段
   と、 測定された遅延時間に基づき、信号遅延回路に入力すべ
   き切換信号を生成する選択手段と を備えることを特徴とする遅延時間自動調整式遅延回
   路。