JP2964552B2 - 不揮発性メモリー - Google Patents
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ダイオードと、シリコン膜を用いて構成さ
れる不揮発性メモリーに対して有効な技術に関する。
れる不揮発性メモリーに対して有効な技術に関する。
従来構造は、第３図の様に、１は半導体基板、２は第
１絶縁膜、３は下層配線層（高濃度に不純物を含んだ多
結晶シリコンなど）、４は半導体膜（１×1017atoms・c
m-3程度の不純物を含んだ多結晶シリコン膜など）５は
第２絶縁膜、６は金属膜（チタンや白金など）、７は真
性シリコン膜、８は配線層（アルミニウム膜）などであ
った。
１絶縁膜、３は下層配線層（高濃度に不純物を含んだ多
結晶シリコンなど）、４は半導体膜（１×1017atoms・c
m-3程度の不純物を含んだ多結晶シリコン膜など）５は
第２絶縁膜、６は金属膜（チタンや白金など）、７は真
性シリコン膜、８は配線層（アルミニウム膜）などであ
った。
ダイオードとシリコン膜を１つのセルとして用いた不
揮発性メモリーの１つに、第３図にある様に、金属膜６
と半導体膜４とからなるショットキー障壁ダイオード上
に、真性シリコン膜７を形成し、これを第４図の様に格
子状に配置した構造がある。ただし、第３図は３個のセ
ルの断面図を示してある。１つのセルはスイッチとダイ
オードで形成されており、スイッチのONとOFFにより情
報を判別する。この構造は、1TIMEPROM（１度のみ電気
的書き込み可能型読み出し専用メモリー）と言われてい
る。第４図において、ダイオードは、ショットキー障壁
ダイオードである。ダイオードは、格子状に配置した時
に、他のセルからの電流を阻止する役割を果たす。また
スイッチは、前記真性シリコン膜７が役割を果たす。
揮発性メモリーの１つに、第３図にある様に、金属膜６
と半導体膜４とからなるショットキー障壁ダイオード上
に、真性シリコン膜７を形成し、これを第４図の様に格
子状に配置した構造がある。ただし、第３図は３個のセ
ルの断面図を示してある。１つのセルはスイッチとダイ
オードで形成されており、スイッチのONとOFFにより情
報を判別する。この構造は、1TIMEPROM（１度のみ電気
的書き込み可能型読み出し専用メモリー）と言われてい
る。第４図において、ダイオードは、ショットキー障壁
ダイオードである。ダイオードは、格子状に配置した時
に、他のセルからの電流を阻止する役割を果たす。また
スイッチは、前記真性シリコン膜７が役割を果たす。
すなわち、電気的に書き込む前は、前記真性シリコン
膜７の抵抗が高い。すなわち、5V程度の電圧を印加して
も微量の電流しか流れないので、スイッチが切れている
状態（OFF状態）である。電気的に書き込む、すなわち2
0V前後の電圧を前記真性シリコン膜７に印加すると、前
記真性シリコン膜７に破壊が生じ電流が流れやすくな
り、スイッチが入った状態（ON状態）となる。
膜７の抵抗が高い。すなわち、5V程度の電圧を印加して
も微量の電流しか流れないので、スイッチが切れている
状態（OFF状態）である。電気的に書き込む、すなわち2
0V前後の電圧を前記真性シリコン膜７に印加すると、前
記真性シリコン膜７に破壊が生じ電流が流れやすくな
り、スイッチが入った状態（ON状態）となる。
1TIMEPROMは、この前記真性シリコン膜７の破壊の前
・後の電流値の大・小により、情報を引き出している。
・後の電流値の大・小により、情報を引き出している。
しかし、従来技術では、前記真性シリコン膜７を破壊
しても、さほど電流値は大きくならないという問題点を
有する。
しても、さほど電流値は大きくならないという問題点を
有する。
例えば、コンタクトホール径1.2μｍの場合、OFF状態
では1MΩの抵抗値であり、ON状態では、20KΩと高い。
したがって、ダイオードにかかる電圧が下がり順方向に
流せる電流が減少してしまう。
では1MΩの抵抗値であり、ON状態では、20KΩと高い。
したがって、ダイオードにかかる電圧が下がり順方向に
流せる電流が減少してしまう。
前述の様に、1TIMEPROMは、電流の大小により情報を
判別している。すなわち、電流の大小に差があればある
ほど、セルにつながれている電流感知回路の感知能力に
余裕ができ、正確に働くことができる。また回路設計も
容易となる。また、量産製品の製品バラツキにも対応で
きる。
判別している。すなわち、電流の大小に差があればある
ほど、セルにつながれている電流感知回路の感知能力に
余裕ができ、正確に働くことができる。また回路設計も
容易となる。また、量産製品の製品バラツキにも対応で
きる。
しかし従来技術では、前記真性シリコン膜７の破壊前
・後での電流差が小さいので、電流を感知することが困
難であり、しいては1TIMEPROMを作ることは不可能であ
るという問題を有する。
・後での電流差が小さいので、電流を感知することが困
難であり、しいては1TIMEPROMを作ることは不可能であ
るという問題を有する。
また、ショットキー障壁ダイオードの金属を、選択的
に、形成することは現在でも難しい技術となっている。
に、形成することは現在でも難しい技術となっている。
また、前記下層配線３と、前記金属膜６との距離が短
いため、熱処理により、前記下層配線の不純物が拡散
し、前記金属膜まで達し、ショットキー障壁ダイオード
特性を劣化させていた。
いため、熱処理により、前記下層配線の不純物が拡散
し、前記金属膜まで達し、ショットキー障壁ダイオード
特性を劣化させていた。
そこで本発明は、この様な問題点を解決するもので、
その目的とするところは、ON、OFF時の電流の差が大き
い、1TIMEPROM用メモリー用セルを提供するところにあ
る。
その目的とするところは、ON、OFF時の電流の差が大き
い、1TIMEPROM用メモリー用セルを提供するところにあ
る。
本発明の不揮発性メモリーは、下層の配線層と、前記
下層の配線層上に設置され、複数の第１コンタクトホー
ルが設けられた第１絶縁膜と、前記第１コンタクトホー
ルを通して前記下層の配線層と接触し、前記第１絶縁膜
上に設置された第１シリコン膜と、前記第１シリコン膜
上に設置され、前記複数の第１コンタクトホール間の前
記第１絶縁膜上方かつ前記第１コンタクトホールと重な
らない位置に第２コンタクトホールが設けられた第２絶
縁膜と、前記第２コンタクトホール内で前記第１シリコ
ン膜と接触する第２シリコン膜と、前記第２シリコン膜
上に設置された上層の配線層と、を有する不揮発性メモ
リーであって、前記第１シリコン膜が、少なくとも前記
第１コンタクトホール内では第１導電型のシリコン膜で
あり、前記第２コンタクトホール直下では第２導電型の
シリコン膜であって、前記第１導電型のシリコン膜と前
記第２導電型のシリコン膜とでPN接合ダイオードが構成
されていることを特徴とする。
下層の配線層上に設置され、複数の第１コンタクトホー
ルが設けられた第１絶縁膜と、前記第１コンタクトホー
ルを通して前記下層の配線層と接触し、前記第１絶縁膜
上に設置された第１シリコン膜と、前記第１シリコン膜
上に設置され、前記複数の第１コンタクトホール間の前
記第１絶縁膜上方かつ前記第１コンタクトホールと重な
らない位置に第２コンタクトホールが設けられた第２絶
縁膜と、前記第２コンタクトホール内で前記第１シリコ
ン膜と接触する第２シリコン膜と、前記第２シリコン膜
上に設置された上層の配線層と、を有する不揮発性メモ
リーであって、前記第１シリコン膜が、少なくとも前記
第１コンタクトホール内では第１導電型のシリコン膜で
あり、前記第２コンタクトホール直下では第２導電型の
シリコン膜であって、前記第１導電型のシリコン膜と前
記第２導電型のシリコン膜とでPN接合ダイオードが構成
されていることを特徴とする。
そして、前記下層の配線層としては、第１導電型のシ
リコン層、シリコン基板中に設けられた不純物層、シリ
コンと金属の化合物が挙げられる。
リコン層、シリコン基板中に設けられた不純物層、シリ
コンと金属の化合物が挙げられる。
また、前記下層の配線層及び前記第１シリコン膜と、
前記上層の配線層とを格子状に配置し、その交点に前記
第２コンタクトホールが設置され、前記第２コンタクト
ホール間に第１コンタクトホールが設置されていること
を特徴とする。
前記上層の配線層とを格子状に配置し、その交点に前記
第２コンタクトホールが設置され、前記第２コンタクト
ホール間に第１コンタクトホールが設置されていること
を特徴とする。
第１図は、本発明の１実施例における半導体装置の断
面図である。また第２図（ａ）〜第２図（ｄ）は、その
製造工程ごとの主要断面図である。
面図である。また第２図（ａ）〜第２図（ｄ）は、その
製造工程ごとの主要断面図である。
なお、実施例の全図において、同一の機能を有するも
のには、同一の符号を付け、その繰り返しの説明は省略
する。また、第１図及び第２図（ａ）〜第２図（ｅ）に
わたり、より良く説明するために、３個のセルの断面図
を示している。
のには、同一の符号を付け、その繰り返しの説明は省略
する。また、第１図及び第２図（ａ）〜第２図（ｅ）に
わたり、より良く説明するために、３個のセルの断面図
を示している。
以下、第２図（ａ）〜第２図（ｅ）に従い、説明して
いく。ここでは、第４図と同じにするため、Ｐ型領域上
に真性シリコン膜を形成する例につき説明する。
いく。ここでは、第４図と同じにするため、Ｐ型領域上
に真性シリコン膜を形成する例につき説明する。
まず、第２図（ａ）の如く、半導体基板101上に、CVD
法（化学気相成長法）により第１絶縁膜102を形成す
る。SiO2膜で5000Åぐらいが適当であろう。そして前記
第１絶縁膜102上にCVD法により第１多結晶シリコン膜10
3を2000Å程度形成する。通常モノシランガスの熱分解
により多結晶シリコンを堆積させる。そして低抵抗化す
るために（配線とするために）Ｖ族の元素（例えばリン
もしくは砒素など）を注入する。通常イオン打ち込み法
を用い、１×1015atoms・cm-2以上のDOSE量で打ち込
む。
法（化学気相成長法）により第１絶縁膜102を形成す
る。SiO2膜で5000Åぐらいが適当であろう。そして前記
第１絶縁膜102上にCVD法により第１多結晶シリコン膜10
3を2000Å程度形成する。通常モノシランガスの熱分解
により多結晶シリコンを堆積させる。そして低抵抗化す
るために（配線とするために）Ｖ族の元素（例えばリン
もしくは砒素など）を注入する。通常イオン打ち込み法
を用い、１×1015atoms・cm-2以上のDOSE量で打ち込
む。
そして前記第１多結晶シリコン膜103上に、第２絶縁
膜104をCVD法により4000Å形成する。そして後に形成す
るPN接合ダイオードの、Ｎ型領域になる部分の前記第２
絶縁膜104に第１コンタクトホール112を形成する。
膜104をCVD法により4000Å形成する。そして後に形成す
るPN接合ダイオードの、Ｎ型領域になる部分の前記第２
絶縁膜104に第１コンタクトホール112を形成する。
次に第２図（ｂ）の如く、CVD法を用いて、第２多結
晶シリコン105を形成する。前記第１多結晶シリコン膜1
03と同様にCVD法を用い、5000Å程度形成する。これをP
N接合ダイオードのＮ型領域106にするために、Ｖ族の元
素（例えばリンや砒素など）をイオン打ち込み法を用い
て注入する。DOSE量は１×1013atoms・cm-2程度が適当
であろう。
晶シリコン105を形成する。前記第１多結晶シリコン膜1
03と同様にCVD法を用い、5000Å程度形成する。これをP
N接合ダイオードのＮ型領域106にするために、Ｖ族の元
素（例えばリンや砒素など）をイオン打ち込み法を用い
て注入する。DOSE量は１×1013atoms・cm-2程度が適当
であろう。
次に第２図（ｃ）の如く、前記第２多結晶シリコン10
5のＰ型領域107を形成するために、前記第２多結晶シリ
コン膜105のそれ以外の部分上にレジストマスク108を形
成し、Ｐ型不純物（III族の元素）を注入する。前記Ｎ
型領域106と同様に、イオン打ち込み法を用いて、例え
ばボロンをDOSE量５×1015atoms・cm-2で注入する。前
記Ｎ型領域106の不純物量よりも、なお10倍以上多くし
てＮ型を打ち消し、Ｐ型領域にする。その後硫酸など
で、前記レジストマスク108を除去する。
5のＰ型領域107を形成するために、前記第２多結晶シリ
コン膜105のそれ以外の部分上にレジストマスク108を形
成し、Ｐ型不純物（III族の元素）を注入する。前記Ｎ
型領域106と同様に、イオン打ち込み法を用いて、例え
ばボロンをDOSE量５×1015atoms・cm-2で注入する。前
記Ｎ型領域106の不純物量よりも、なお10倍以上多くし
てＮ型を打ち消し、Ｐ型領域にする。その後硫酸など
で、前記レジストマスク108を除去する。
次に第２図（ｄ）の如く、第３絶縁膜113を形成す
る。CVD法によりSiO2膜を4000Å程度形成する。そして
前記Ｐ型領域107上の前記第３絶縁膜113を、フォト及び
エッチング法により、取り除き、第２コンタクトホール
116を形成する。フッ素の水溶液でエッチングするのが
適当であろう。そして、各不純物を活性化するために、
熱する。ハロゲンランプを用いて、N2雰囲気中で、1000
℃で60秒の熱処理をする。
る。CVD法によりSiO2膜を4000Å程度形成する。そして
前記Ｐ型領域107上の前記第３絶縁膜113を、フォト及び
エッチング法により、取り除き、第２コンタクトホール
116を形成する。フッ素の水溶液でエッチングするのが
適当であろう。そして、各不純物を活性化するために、
熱する。ハロゲンランプを用いて、N2雰囲気中で、1000
℃で60秒の熱処理をする。
次に、第２図（ｅ）の如く、スイッチとなる真性シリ
コン膜114をCVD法により形成する。3000Å程度が適当で
あろう。そしてフォト及びエッチング法により、前記真
性シリコン膜114の不要な部分を除去する。
コン膜114をCVD法により形成する。3000Å程度が適当で
あろう。そしてフォト及びエッチング法により、前記真
性シリコン膜114の不要な部分を除去する。
次に第１図如く、前記真性シリコン膜114上に、上記
配線層115を形成するためにアルミニウムをスパッタ法
により10000Å形成し、フォト及びエッチング法により
所定形状化する。
配線層115を形成するためにアルミニウムをスパッタ法
により10000Å形成し、フォト及びエッチング法により
所定形状化する。
以上の工程を経て、第１図の様な本実施例を得る。こ
の様に、多結晶シリコンを用いてPN接合ダイオードにし
た場合、例えばコンタクトホール径が1.2μｍの場合、O
FF状態では1MΩであるが、ON状態では、500Ωと非常に
低い抵抗値にすることが可能となる。したがってダイオ
ードにかかる電圧があまり下がらず、順方向の電流も大
きく、ON状態とOFF状態との電流の差は大きい。
の様に、多結晶シリコンを用いてPN接合ダイオードにし
た場合、例えばコンタクトホール径が1.2μｍの場合、O
FF状態では1MΩであるが、ON状態では、500Ωと非常に
低い抵抗値にすることが可能となる。したがってダイオ
ードにかかる電圧があまり下がらず、順方向の電流も大
きく、ON状態とOFF状態との電流の差は大きい。
これは、破壊時に、下のＰ型領域（前記第３多結晶シ
リコン膜）の不純物が、破壊箇所になだれ込むためと考
えられている。
リコン膜）の不純物が、破壊箇所になだれ込むためと考
えられている。
また、多結晶シリコンを用いてダイオードを作技術す
なわちＮ型領域及びＰ型領域を形成する技術は、通常用
いられている、フォト及びイオン打ち込み法であり、簡
単に作ることが可能であり、工程数も少なくてすむ。ま
た、前記第１コンタクトホール112から、前記第２コン
タクトホール116までの長さが長いため、熱処理をして
もＮ型領域106及びＰ型領域107の高濃度の不純物が多少
拡散しても接触することはなく、PN接合ジャンクション
を保つことができる。
なわちＮ型領域及びＰ型領域を形成する技術は、通常用
いられている、フォト及びイオン打ち込み法であり、簡
単に作ることが可能であり、工程数も少なくてすむ。ま
た、前記第１コンタクトホール112から、前記第２コン
タクトホール116までの長さが長いため、熱処理をして
もＮ型領域106及びＰ型領域107の高濃度の不純物が多少
拡散しても接触することはなく、PN接合ジャンクション
を保つことができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき、具体的に説明したが、本発明は前実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
に基づき、具体的に説明したが、本発明は前実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば本実施例では下層の配線を高濃度に不純物を注
入した多結晶シリコンを用いたが、抵抗値が低ければ良
いので、金属膜や、シリコンと金属の化合物でも良い。
その場合、電流感知回路のトランジスターのゲート電極
もかねることができるので、工程数もへり、効率が良
い。
入した多結晶シリコンを用いたが、抵抗値が低ければ良
いので、金属膜や、シリコンと金属の化合物でも良い。
その場合、電流感知回路のトランジスターのゲート電極
もかねることができるので、工程数もへり、効率が良
い。
また、本実施例では、1TIMEPROMに関して述べたが、T
TLの入力回路やバイポーラTrとショットキー障壁ダイオ
ードを用いたメモリーセルなどに対しても効果的であ
る。なお本実施例では、下記配線に多結晶シリコン膜を
用いたが、半導体基板中に形成した不純物拡散層の場合
でも同じ効果が得られることは言うまでもない。
TLの入力回路やバイポーラTrとショットキー障壁ダイオ
ードを用いたメモリーセルなどに対しても効果的であ
る。なお本実施例では、下記配線に多結晶シリコン膜を
用いたが、半導体基板中に形成した不純物拡散層の場合
でも同じ効果が得られることは言うまでもない。
以上述べたように本発明の不揮発性メモリーによれ
ば、第１シリコン膜中にＰ型およびＮ型領域を形成し、
その上にスイッチとなる第２シリコン膜を形成すること
によって、第２シリコン膜を電気的に破壊する前後での
電流量が大きく異なる。そのため、その内部の回路であ
る電流感知回路の感知能力にも余裕ができ、正確に動作
する。また量産時の製品のバラツキにも対応できる。
ば、第１シリコン膜中にＰ型およびＮ型領域を形成し、
その上にスイッチとなる第２シリコン膜を形成すること
によって、第２シリコン膜を電気的に破壊する前後での
電流量が大きく異なる。そのため、その内部の回路であ
る電流感知回路の感知能力にも余裕ができ、正確に動作
する。また量産時の製品のバラツキにも対応できる。
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。 第２図は（ａ）〜（ｅ）は、本発明の半導体装置の製造
方法の一例を工程順に説明するための主要断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、１度のみ電気的書き込み可能型不揮発性メモ
リーの回路図。 １……半導体基板 ２……第１絶縁膜 ３……下層配線層 ４……半導体膜 ５……第２絶縁膜 ６……金属膜 ７……真性シリコン膜 ８……配線層 101……半導体基板 102……第１絶縁膜 103……第１多結晶シリコン膜 104……第２絶縁膜 105……第２多結晶シリコン膜 106……Ｎ型領域 107……Ｐ型領域 108……レジストマスク 109……Ｎ型不純物イオンビーム 110……Ｐ型不純物イオンビーム 112……第１コンタクトホール 113……第３絶縁膜 114……真性シリコン膜 115……上部配線層 116……第２コンタクトホール
面図。 第２図は（ａ）〜（ｅ）は、本発明の半導体装置の製造
方法の一例を工程順に説明するための主要断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、１度のみ電気的書き込み可能型不揮発性メモ
リーの回路図。 １……半導体基板 ２……第１絶縁膜 ３……下層配線層 ４……半導体膜 ５……第２絶縁膜 ６……金属膜 ７……真性シリコン膜 ８……配線層 101……半導体基板 102……第１絶縁膜 103……第１多結晶シリコン膜 104……第２絶縁膜 105……第２多結晶シリコン膜 106……Ｎ型領域 107……Ｐ型領域 108……レジストマスク 109……Ｎ型不純物イオンビーム 110……Ｐ型不純物イオンビーム 112……第１コンタクトホール 113……第３絶縁膜 114……真性シリコン膜 115……上部配線層 116……第２コンタクトホール
フロントページの続き (56)参考文献 特開 平４−99371（ＪＰ，Ａ) 特開 平４−99369（ＪＰ，Ａ) 特開 平４−98870（ＪＰ，Ａ) 特開 平４−85884（ＪＰ，Ａ) 特開 平４−6874（ＪＰ，Ａ) 特開 平４−6873（ＪＰ，Ａ) 特開 平４−6872（ＪＰ，Ａ) 特開 平４−42961（ＪＰ，Ａ) 特開 平４−42570（ＪＰ，Ａ) 特開 平３−72676（ＪＰ，Ａ) 特開 平３−60069（ＪＰ，Ａ) 特開 平２−246266（ＪＰ，Ａ) 特開 平１−196863（ＪＰ，Ａ) 特開 平１−175765（ＪＰ，Ａ) 特開 昭63−224251（ＪＰ，Ａ) 特開 昭63−211747（ＪＰ，Ａ) 特開 昭63−7663（ＪＰ，Ａ) 特開 昭60−138956（ＪＰ，Ａ) 特開 昭59−168665（ＪＰ，Ａ) 特開 昭59−106147（ＪＰ，Ａ) 特開 昭57−104253（ＪＰ，Ａ) 特開 昭57−100693（ＪＰ，Ａ) 実開 平２−88249（ＪＰ，Ｕ) 実開 昭50−65332（ＪＰ，Ｕ) 実開 昭50−61730（ＪＰ，Ｕ)
Claims (5)
- 【請求項１】下層の配線層と、 前記下層の配線層上に設置され、複数の第１コンタクト
ホールが設けられた第１絶縁膜と、 前記第１コンタクトホールを通して前記下層の配線層と
接触し、前記第１絶縁膜上に設置された第１シリコン膜
と、 前記第１シリコン膜上に設置され、前記複数の第１コン
タクトホール間の前記第１絶縁膜上方かつ前記第１コン
タクトホールと重ならない位置に第２コンタクトホール
が設けられた第２絶縁膜と、 前記第２コンタクトホール内で前記第１シリコン膜と接
触する第２シリコン膜と、 前記第２シリコン膜上に設置された上層の配線層と、を
有する不揮発性メモリーであって、 前記第１シリコン膜が、少なくとも前記第１コンタクト
ホール内では第１導電型のシリコン膜であり、前記第２
コンタクトホール直下では第２導電型のシリコン膜であ
って、前記第１導電型のシリコン膜と前記第２導電型の
シリコン膜とでPN接合ダイオードが構成されていること
を特徴とする不揮発性メモリー。 - 【請求項２】前記下層の配線層が、第１導電型のシリコ
ン層からなることを特徴とする請求項１記載の不揮発性
メモリー。 - 【請求項３】前記下層の配線層が、シリコン基板中に設
けられた不純物層であることを特徴とする請求項１記載
の不揮発性メモリー。 - 【請求項４】前記下層の配線層が、シリコンと金属の化
合物であることを特徴とする請求項１記載の不揮発性メ
モリー。 - 【請求項５】前記下層の配線層及び前記第１シリコン膜
と、前記上層の配線層とを格子状に配置し、その交点に
前記第２コンタクトホールが設置され、前記第２コンタ
クトホール間に第１コンタクトホールが設置されている
ことを特徴とする請求項１記載の不揮発性メモリー。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148087A JP2964552B2 (ja) | 1990-06-06 | 1990-06-06 | 不揮発性メモリー |
| US07/689,222 US5311039A (en) | 1990-04-24 | 1991-04-22 | PROM and ROM memory cells |
| KR1019910006535A KR910019243A (ko) | 1990-04-24 | 1991-04-24 | 개선된 prom 및 rom 메모리 셀 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148087A JP2964552B2 (ja) | 1990-06-06 | 1990-06-06 | 不揮発性メモリー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442962A JPH0442962A (ja) | 1992-02-13 |
| JP2964552B2 true JP2964552B2 (ja) | 1999-10-18 |
Family
ID=15444944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148087A Expired - Fee Related JP2964552B2 (ja) | 1990-04-24 | 1990-06-06 | 不揮発性メモリー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964552B2 (ja) |
-
1990
- 1990-06-06 JP JP2148087A patent/JP2964552B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442962A (ja) | 1992-02-13 |
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Legal Events
| Date | Code | Title | Description |
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