JP2966482B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置に関し、特にコンタクトの簡略化
に関し、更にはメモリのセンスアンプを構成するための
コンタクトに関するものである。

（ロ）従来の技術 近年半導体集積回路素子の微細化，高集積化に伴い、
ポリシリコンのゲートや配線，ソース，ドレインと金属
配線とのコンタクト面積は非常に小さくなっている。

しかしAlは融点が低く、またポリシリコンは高温には
耐えるが、多量に不純物をドープしても抵抗が高い問題
を有しており、この両者の問題を改善するためにポリシ
リコン膜と金属シリサイド膜の２層構造のポリサイドが
配線として使われている。このポリサイドは、高融点金
属やシリサイドと同じく抵抗がポリシリコンより低く、
配線の遅延防止等に寄与することができるので採用して
いる。

このポリサイドは、例えばWSi_x/polySi,MoSi_x/polyS
i,TaSi_x/polySi,TiSi_x/polySi等が実用段階である。

特にWSi_xはWF₆を用いるとCVD法でアルカリ金属や放射
性元素の少ない高品質な膜が得られるので、条件の厳し
い1Mビット以降のメモリに応用されている。

第２図は、このWSi_x/polySiをビット線に使った従来
のパターン構造を示し、特に、第５図で示したセンスア
ンプのトランジスタ対Q_P1,Q_P2とビット線対BL₁,BL₂の構
成を示している。

ここでQ_P1,Q_P2のＰはＰチャンネル型であることを示
している。

一点鎖線で示した示した横方向に並行に配置された４
本のラインが、順に第１のセンスアンプのビット線対BL
₂,BL₁および第２のセンスアンプのビット線対BL₁,BL₂で
ある。また破線で示した方形上の領域は、素子領域
（１），（２）であり、２点鎖線で示し斜線でハッチン
グした領域がポリシリコンより成るゲート（３），
（４）である。点線の×印（５），（６）はビット線BL
₁,BL₂と下層のゲート（３），（４）とのコンタクトを
示している。また実線で示した横方向に長い方形状の領
域はアルミよりなる電極（７），（８）で、実線で示し
た×印（９），（10）でビット線間，ドレイン領域をコ
ンタクトしている。更に縦方向に実線で示した領域は、
信号線であり第５図のΦ_R,Φ_Ｓである。

（ハ）発明が解決しようとする課題 以上の構成で、特にビット線間をコンタクトするアル
ミよりなる電極（７），（８）は、以下の理由により形
成されている。

つまりWSi_x/polySi等のポリサイドより成るビット線
に於て、下層に形成されるpolySiは、メモリ全体のコン
タクトに於て、N⁺型の拡散領域とコンタクトする比率が
多いのでＮ型の不純物が拡散されて形成されている。

しかし、第５図のＰチャンネルトランジスタQ_P1,Q_P2
の接続で示す如く、P⁺型の拡散領域とビット線の下層に
形成されるN⁺型のpolySiとを接続する必要がメモリ内に
多々あり、単にコンタクトすれば、接触部分でPN接合を
生じ特性的に問題を生じた。

そのため第４図（第２図のＡ−Ａ′線における断面
図）の如く、一端ビット線BL₁の上層に形成されている
アルミ電極（７）とコンタクトし、このアルミ電極
（７）を介して下層に設けられたビット線BL₁とコンタ
クト孔（９）を通じてコンタクトしている。

しかし、この構成では、アルミ電極（７），（８）を
設けるために余分な設計スペースが必要であり、またコ
ンタクトの数も増加する問題を有していた。

更には、第２図からも判るように、ビット線を切断す
る必要があり、またコンタクトが増加するのでメモリの
センスアンプの動作が不安定になることがあった。

（ニ）課題を解決するための手段 本発明は、前述の課題を解決するために 半導体基板上に形成された一導電型の素子領域と、 この素子領域に形成された絶縁膜と、 この素子領域の外部から延在されてこの素子領域上の
絶縁膜上を通過または到達し、下層が逆導電型を有する
前記絶縁膜上に形成されたポリサイドより成る配線と、 前記素子領域と前記配線の重畳領域に対応する絶縁膜
に形成されたコンタクト孔とを備え、 前記コンタクト孔には前記素子領域とPN接合を形成し
ない導電材料を埋め込むことで解決するものである。

（ホ）作用 前述の如く、素子領域とPN接合を形成しない導電材料
を素子領域と前記配線のコンタクト間に埋め込むこと
で、従来用いていたアルミ電極を省略でき、その結果配
線とアルミ電極とのコンタクトも省略できる。

またビット線を切断することがないので、コンタクト
を必要とせず、コンタクト抵抗等によるセンスアンプの
不安定動作を減少させることができる。

（ヘ）実施例 以下に本発明の実施例を説明する。

まず第３図の通り、Ｎ型の半導体基板（21）があり、
この半導体基板（21）にはLOCOS酸化膜（22）が形成さ
れている。また前記半導体基板（21）上にはゲート絶縁
膜（23）を介してポリシリコンよりなるゲート（24），
（24′）が形成されている。

但し、第３図では第１図のＡ−Ａ′線の断面図である
ので、ゲート（24）は図示されていない。

また前記LOCOS酸化膜（22）とゲート（24）によりセ
ルフアラインされてＰ型の拡散領域（25），（25′）、
ここではＰチャンネルトランジスタの素子領域（25），
（25′）がイオン注入にて形成されている。もちろんＮ
チャンネルトランジスタも形成されている。

発明が解決しようとする課題の欄でも述べたように、
メモリはセル内のトランジスタがＮチャンネルで、周辺
回路がCMOSで構成されている。そのため、Ｎ型の拡散領
域とコンタクトする数がＰ型の拡散領域とコンタクトす
る数より多いが、第１図は、第５図のセンスアンプ回路
のＰチャンネルトランジスタQ_P1,Q_P2側の平面図を示し
たものであり、前記Ｐ型の素子領域（25），（25′）
は、方形状の破線で示した領域で、ゲート（24），（2
4′）は斜線でハッチングした２点鎖線領域で示してあ
る。

従ってゲート（24）には、第１のトランジスタQ_P1が
形成され、ゲート（24）には第２のトランジスタQ_P2が
形成されている。

前記ゲート（24），（24′）上にはLPCVD法により形
成された層間絶縁膜であるSiO₂膜（26）が形成されてい
る。このSiO₂膜（26）には、上層に形成されたWSi_x/pol
ySiのポリサイド層よりなるビット線BL₁,BL₂と前記Ｐ型
の拡散領域（25），（25′）を電気的にコンタクトする
為の第２のコンタクト孔（27）と第１のコンタクト孔
（28）がある。

また前記コンタクト孔（27），（28）内には、前記拡
散領域（25），（25′）とPN接合を形成しない電極材
料、例えば選択気相成長でタングステンＷが埋め込まれ
ている。

次いでWSi_x/polySiの組成より成るポリサイドでビッ
ト線対が、第１図の一点鎖線で横方向に実質的に並行で
BL₂,BL₁,BL₁,BL₂の順に配置されている。このポリサイ
ドの下層は、Ｎ型の不純物がドープされたポリシリコン
（29）が設けられ、このポリシリコン（29）の上層には
WSi_xより成るタングステンシリサイド膜（30）が設けら
れている。従って第１のコンタクト孔（27）と第２のコ
ンタクト孔（28）内に埋め込まれた電極材料を介して前
記ビット線BL₁,BL₂と前記拡散領域（25），（25′）が
電気的に結合されている。

またビット線を含む半導体基板上には層間絶縁層（3
1），例えばCVD法により形成されるBPSG膜やSiO₂膜が形
成され、この上層にアルミより成る電極，ここでは信号
線Φ_R,Φ_Ｓが第１図の実線で縦方向に配置されている。

信号線Φ_Ｒは、×印で示したコンタクト領域（32），
（33）でトランジスタQ_P1,Q_P2のソースと共通接続され
ている。

（ト）発明の効果 以上の説明からも明らかなように、素子領域とPN接合
を形成しない導電材料を素子領域と前記配線のコンタク
ト間に埋め込むことで、従来用いていたアルミ電極を省
略でき、その結果配線とアルミ電極とのコンタクトも省
略できる。

従って従来設けていたアルミ電極と配線間の容量を無
くせ、またコンタクトを省略することでコンタクト抵抗
を無くせセンスアンプの動作を改善できる。しかもコン
タクトを省略できるために、設計スペースを縮小化、設
計上の融通が可能となり、また簡略化でき、歩留まりを
向上できる。

また本願は、センスアンプ以外の所でも実施が可能で
あり、ポリサイド配線とＰ型の拡散領域のコンタクト部
分で実施できる。

【図面の簡単な説明】

第１図は、本発明の半導体装置の平面図、第２図は、従
来の半導体装置の平面図、第３図および第４図は、第１
図および第２図のＡ−Ａ′線における断面図、第５図
は、センスアンプの等価回路図である。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/43 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 27/10 H01L 21/8242 H01L 21/3205 H01L 21/768 H01L 29/43

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された少なくとも一対
   の一導電型の素子領域と、 この素子領域を囲む前記半導体基板上に形成されたLOCO
   S酸化膜と、 前記LOCOS酸化膜上を延在し、前記素子領域上の絶縁膜
   上を通過または到達するポリサイドより成る一対のビッ
   ト線と、 前記一方の素子領域と前記一方のビット線の重畳領域に
   実質的に形成され、このビット線と電気的にコンタクト
   した第１のゲートと、 この第１のゲートとこのゲートの両側に形成されたソー
   ス、ドレインとで構成される第１のトランジスタと、 前記他方の素子領域と前記他方のビット線の重畳領域に
   実質的に形成され、このビット線と電気的にコンタクト
   した第２のゲートと、 この第２のゲートとこのゲートの両側に形成されたソー
   ス、ドレインとで構成される第２のトランジスタと、 前記一方のビット線と前記他方の素子領域に形成された
   ドレインを電気的にコンタクトし、且つ前記素子領域と
   PN接合を形成しない導電材料が埋め込まれた第１のコン
   タクト孔と、 前記他方のビット線と前記一方の素子領域に形成された
   ドレインを電気的にコンタクトし、且つ前記素子領域と
   PN接合を形成しない導電材料が埋め込まれた第２のコン
   タクト孔と、 前記一方の素子領域のソースと前記他方の素子領域のソ
   ースとを電気的にコンタクトした信号ラインとを少なく
   とも有することを特徴とした半導体装置。
2. 【請求項２】前記導電材料はタングステンであることを
   特徴とした請求項第１項記載の半導体装置。