JP2972247B2 - スイッチト・キャパシタ型ヒステリシスコンパレータ回路 - Google Patents
スイッチト・キャパシタ型ヒステリシスコンパレータ回路Info
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- 230000000694 effects Effects 0.000 description 3
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- 230000007257 malfunction Effects 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヒステリシスコンパレータ回路に関し、特に
半導体集積回路上に実現されるスイッチト・キャパシタ
型ヒステリシスコンパレータ回路に関する。
半導体集積回路上に実現されるスイッチト・キャパシタ
型ヒステリシスコンパレータ回路に関する。
従来、アナログ回路でのヒステリシスコンパレータ回
路は、複数のオペアンプを用いた回路が良く知られてい
る。
路は、複数のオペアンプを用いた回路が良く知られてい
る。
第３図はかかる従来の一例を示すアナログヒステリシ
スコンパレータ回路図である。
スコンパレータ回路図である。
第３図に示すように、従来の回路は三つのオペアンプ
５〜７と抵抗R0〜R2とを用い、入力信号に対する比較出
力を得るようにしている。すなわち、入力端子IN1に第
一の入力信号が供給されると、抵抗ROおよびオペアンプ
５からなる逆相増幅器で増幅され、この出力と入力端子
IN2に供給された第二の入力信号とを抵抗R0及びオペア
ンプ６からなる逆相加算器で加算する。この加算器出力
は抵抗R1,R2およびオペアンプ７からなる逆相コンパレ
ータ部でアナロググランドと比較され、出力端子OUTに
比較結果をアナログ出力する。
５〜７と抵抗R0〜R2とを用い、入力信号に対する比較出
力を得るようにしている。すなわち、入力端子IN1に第
一の入力信号が供給されると、抵抗ROおよびオペアンプ
５からなる逆相増幅器で増幅され、この出力と入力端子
IN2に供給された第二の入力信号とを抵抗R0及びオペア
ンプ６からなる逆相加算器で加算する。この加算器出力
は抵抗R1,R2およびオペアンプ７からなる逆相コンパレ
ータ部でアナロググランドと比較され、出力端子OUTに
比較結果をアナログ出力する。
第４図は従来の他の例を示すスイッチト・キャパシタ
型ヒステリシスコンパレータ回路図である。
型ヒステリシスコンパレータ回路図である。
第４図に示すように、この回路は前述した第３図のア
ナログ回路をスイッチト・キャパシタ型ヒステリシスコ
ンパレータとした例である。SW1〜SW4は互いに重なり合
わないクロックφ１およびφ２で駆動されるスイッチで
あり、C1はキャパシタ、R1,R2は抵抗、１はオペアン
プ、４は偶数個のインバータ２とフリップフロップ３か
らなるサンプルホールド回路である。
ナログ回路をスイッチト・キャパシタ型ヒステリシスコ
ンパレータとした例である。SW1〜SW4は互いに重なり合
わないクロックφ１およびφ２で駆動されるスイッチで
あり、C1はキャパシタ、R1,R2は抵抗、１はオペアン
プ、４は偶数個のインバータ２とフリップフロップ３か
らなるサンプルホールド回路である。
上述した従来のアナログ回路のヒステリシスコンパレ
ータ回路、特に半導体集積回路上でスイッチト・キャパ
シタフィルタを介して信号を1,0のデータに変換するコ
ンパレータ回路においては、スイッチト・キャパシタフ
ィルタの出力にクロック成分を除去するためのスムージ
ングフィルタが必要になる。このスムージングフィルタ
は一般にRCアクティブフィルタ構成とするが、これを実
現するためには抵抗とキャパシタが大きくなり、大きな
チップ面積を必要とする。特に、２入力タイプとすれ
ば、スムージングフィルタは２系列必要になるので、尚
更大きなチップ面積が必要である。また、RCアクティブ
フィルタも各素子のばらつきを考慮すると、次数が高く
なるという欠点がある。また、第３図に示すような２入
力のヒステリシスコンパレータをアナログ回路で構成す
るためには、オペアンプを３個必要とするので、回路模
様が大きくなり、消費電流も増大するという欠点があ
る。
ータ回路、特に半導体集積回路上でスイッチト・キャパ
シタフィルタを介して信号を1,0のデータに変換するコ
ンパレータ回路においては、スイッチト・キャパシタフ
ィルタの出力にクロック成分を除去するためのスムージ
ングフィルタが必要になる。このスムージングフィルタ
は一般にRCアクティブフィルタ構成とするが、これを実
現するためには抵抗とキャパシタが大きくなり、大きな
チップ面積を必要とする。特に、２入力タイプとすれ
ば、スムージングフィルタは２系列必要になるので、尚
更大きなチップ面積が必要である。また、RCアクティブ
フィルタも各素子のばらつきを考慮すると、次数が高く
なるという欠点がある。また、第３図に示すような２入
力のヒステリシスコンパレータをアナログ回路で構成す
るためには、オペアンプを３個必要とするので、回路模
様が大きくなり、消費電流も増大するという欠点があ
る。
一方、第４図に示す回路においては、スイッチト・キ
ャパシタ型ヒステリシスコンパレータ回路となってお
り、上述の欠点は克服されているが、チップサイズの縮
小化を一層図る場合には、帰還路を構成する抵抗エリア
が大きくなるという欠点がある。
ャパシタ型ヒステリシスコンパレータ回路となってお
り、上述の欠点は克服されているが、チップサイズの縮
小化を一層図る場合には、帰還路を構成する抵抗エリア
が大きくなるという欠点がある。
〔課題を解決するための手段〕 本発明のスイッチト・キャパシタ型ヒステリシスコン
パレータ回路は、第一および第二の入力端子にそれぞれ
一端が接続され且つ他端は共通に接続されるとともにそ
れぞれ互いに重なり合わない第一および第二のクロック
で駆動される第一および第二のスイッチと、前記第一お
よび第二のスイッチの共通に接続された他端に一方の電
極が接続される第一のキャパシタと、前記第一のキャパ
シタの他方の電極に逆相入力端が接続され且つアナログ
グランドに正相入力端が接続されるオペアンプと、前記
オペアンプの出力端および前記逆相入力端間に接続され
且つ前記第二のクロックで駆動される第三のスイッチ
と、前記オペアンプの出力端に接続された複数段直列接
続構成のインバータおよびフリップフロップを有し且つ
出力端を出力端子に接続したサンプルホールド回路と、
前記サンプルホールド回路の出力端に一端が接続され且
つ前記第二のクロックで駆動される第四のスイッチと、
前記第四のスイッチの他端および前記オペアンプの逆相
入力端間に接続される第二のキャパシタと、前記第四の
スイッチの他端および前記第一の入力端子間もしくは前
記第四のスイッチの他端および前記第一のスイッチと第
一のキャパシタの接続点間に接続され且つ前記第一のク
ロックで駆動される第五のスイッチとを備え、前記第二
のキャパシタは前記第一のクロックのときに前記第五の
スイッチを介して前記第一の入力端子に接続されるよう
に構成している。
パレータ回路は、第一および第二の入力端子にそれぞれ
一端が接続され且つ他端は共通に接続されるとともにそ
れぞれ互いに重なり合わない第一および第二のクロック
で駆動される第一および第二のスイッチと、前記第一お
よび第二のスイッチの共通に接続された他端に一方の電
極が接続される第一のキャパシタと、前記第一のキャパ
シタの他方の電極に逆相入力端が接続され且つアナログ
グランドに正相入力端が接続されるオペアンプと、前記
オペアンプの出力端および前記逆相入力端間に接続され
且つ前記第二のクロックで駆動される第三のスイッチ
と、前記オペアンプの出力端に接続された複数段直列接
続構成のインバータおよびフリップフロップを有し且つ
出力端を出力端子に接続したサンプルホールド回路と、
前記サンプルホールド回路の出力端に一端が接続され且
つ前記第二のクロックで駆動される第四のスイッチと、
前記第四のスイッチの他端および前記オペアンプの逆相
入力端間に接続される第二のキャパシタと、前記第四の
スイッチの他端および前記第一の入力端子間もしくは前
記第四のスイッチの他端および前記第一のスイッチと第
一のキャパシタの接続点間に接続され且つ前記第一のク
ロックで駆動される第五のスイッチとを備え、前記第二
のキャパシタは前記第一のクロックのときに前記第五の
スイッチを介して前記第一の入力端子に接続されるよう
に構成している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示すスイッチト・キ
ャパシタ型ヒステリシスコンパレータ回路図である。
ャパシタ型ヒステリシスコンパレータ回路図である。
第１図に示すように、本実施例において、スイッチSW
1〜SW3と、キャパシタC1と、オペアンプ１から成る回路
はコンパレータ部である。これらのスイッチSW1〜SW3を
駆動するクロックφ１とクロックφ２とは互いに重なり
合わないようにスリットをあけており、このスリットの
ために回路は誤動作する。従って、コンパレータ部の出
力に偶数個のインバータ２とフリップフロップ回路３か
ら成るサンプルホールド回路４を付加し、クロックφ１
時の入力の値をホールドするようにしている。また、ス
イッチSW4,5とキャパシタC2とはサンプルホールド回路
４からの帰還路を形成している。従って、このサンプル
ホールド回路４の出力を出力端子OUTとすれば、第１図
におけるキャパシタC2とスイッチSW4,5を取り除くと、
入力端子IN1と出力端子OUT間は逆相のコンパレータ回路
を構成することになる。
1〜SW3と、キャパシタC1と、オペアンプ１から成る回路
はコンパレータ部である。これらのスイッチSW1〜SW3を
駆動するクロックφ１とクロックφ２とは互いに重なり
合わないようにスリットをあけており、このスリットの
ために回路は誤動作する。従って、コンパレータ部の出
力に偶数個のインバータ２とフリップフロップ回路３か
ら成るサンプルホールド回路４を付加し、クロックφ１
時の入力の値をホールドするようにしている。また、ス
イッチSW4,5とキャパシタC2とはサンプルホールド回路
４からの帰還路を形成している。従って、このサンプル
ホールド回路４の出力を出力端子OUTとすれば、第１図
におけるキャパシタC2とスイッチSW4,5を取り除くと、
入力端子IN1と出力端子OUT間は逆相のコンパレータ回路
を構成することになる。
次に、かかるコンパレータ回路の動作について説明す
る。
る。
まず、第１図における入力単位IN1に印加される電圧
をV1,入力端子IN2に印加される電圧をV2、インバータ２
の出力電圧をV0（ハイレベル出力電圧VOH:ローレベル出
力電圧VOL）とすると、クロックφ２時にキャパシタC1
およびC2にそれぞれ充電される電荷Q1およびQ2は、 Q1＝C1（V2−VAG） ……（１） Q2＝C2（V0−VAG） ……（２） となる。
をV1,入力端子IN2に印加される電圧をV2、インバータ２
の出力電圧をV0（ハイレベル出力電圧VOH:ローレベル出
力電圧VOL）とすると、クロックφ２時にキャパシタC1
およびC2にそれぞれ充電される電荷Q1およびQ2は、 Q1＝C1（V2−VAG） ……（１） Q2＝C2（V0−VAG） ……（２） となる。
一方、クロックφ１時には、キャパシタC1とキャパシ
タC2は並列接続されるから、電荷Ｑは Ｑ＝Q1＋Q2＝C1（V2−VAG）＋C2（V0−VAG） ……（３） となる。また、このキャパシタC1およびC2の電極間の電
圧Ｖは、 と表わせる。
タC2は並列接続されるから、電荷Ｑは Ｑ＝Q1＋Q2＝C1（V2−VAG）＋C2（V0−VAG） ……（３） となる。また、このキャパシタC1およびC2の電極間の電
圧Ｖは、 と表わせる。
ここで、キャパシタC1およびC2の一方の電極電圧はV1
であるから、オペアンプ１の逆相入力端子電圧V-は、 従って、（５）式より、 となる。
であるから、オペアンプ１の逆相入力端子電圧V-は、 従って、（５）式より、 となる。
一方、かかる回路はコンパレータであるから、 V-−VAG＞０のときV0＝VOL ……（７） V-−VAG＜０のときV0＝VOH ……（８） となっている。
ここで、VOH→VOLに出力が変化する場合は（６）式よ
り、 ここで、V2＜VOHであるから、 次に、VOL→VOHに出力が変化する場合は（６）式より、 ここで、V2＞VOLであるから、 ここで、（９）式および（11）式の不等号を等式で置き
換えると、コンパレータのヒステリシス幅VTHが求ま
る。
り、 ここで、V2＜VOHであるから、 次に、VOL→VOHに出力が変化する場合は（６）式より、 ここで、V2＞VOLであるから、 ここで、（９）式および（11）式の不等号を等式で置き
換えると、コンパレータのヒステリシス幅VTHが求ま
る。
このヒステリシス幅は、第３図に示す抵抗分圧した従
来のアナログのヒステリシスコンパレータ回路のヒステ
リシス幅を決める抵抗定数R1およびR2に対しR1をC2,R2
をC1に置き換えた式で表わされている。
来のアナログのヒステリシスコンパレータ回路のヒステ
リシス幅を決める抵抗定数R1およびR2に対しR1をC2,R2
をC1に置き換えた式で表わされている。
第２図は本発明の第二の実施例を示すスイッチト・キ
ャパシタ型ヒステリシスコンパレータ回路図である。
ャパシタ型ヒステリシスコンパレータ回路図である。
第２図に示すように、本実施例は前述した第一の実施
例と比較し、基本構成は同一であり、異なる点はインバ
ータを奇数個にしたこと、第五のスイッチSW5を第一の
スイッチSW1と第１のキャパシタC1との接続点に配置し
たことにある。この場合も、第一のクロックφ１の期間
においては、第二のキャパシタC2が第一の入力端子IN1
に接続されている。
例と比較し、基本構成は同一であり、異なる点はインバ
ータを奇数個にしたこと、第五のスイッチSW5を第一の
スイッチSW1と第１のキャパシタC1との接続点に配置し
たことにある。この場合も、第一のクロックφ１の期間
においては、第二のキャパシタC2が第一の入力端子IN1
に接続されている。
以上説明したように、本発明のスイッチト・キャパシ
タ型ヒステリシスコンパレータ回路は、帰還路を形成す
るのにキャパシタを用いることにより、アナログヒステ
リシスコンパレータ回路と比較しても、半導体集積回路
上でスイッチト・キャパシタフィルタ出力信号をコンパ
レートする場合には、スムージングフィルタを不要と
し、しかも２入力を一定のヒステリシス幅を持ってコン
パレートすることが出来るという効果がある。また、本
発明は従来のスイッチト・キャパシタ型ヒステリシスコ
ンパレータ回路に比して、抵抗が不要となっているた
め、チップ面積を小さく出来るという効果がある。
タ型ヒステリシスコンパレータ回路は、帰還路を形成す
るのにキャパシタを用いることにより、アナログヒステ
リシスコンパレータ回路と比較しても、半導体集積回路
上でスイッチト・キャパシタフィルタ出力信号をコンパ
レートする場合には、スムージングフィルタを不要と
し、しかも２入力を一定のヒステリシス幅を持ってコン
パレートすることが出来るという効果がある。また、本
発明は従来のスイッチト・キャパシタ型ヒステリシスコ
ンパレータ回路に比して、抵抗が不要となっているた
め、チップ面積を小さく出来るという効果がある。
第１図は本発明の第一の実施例を示すスイッチト・キャ
パシタ型ヒステリシスコンパレータ回路図、第２図は本
発明の第二の実施例を示す同様の回路図、第３図は従来
の一例を示すアナログヒステリシスコンパレータ回路
図、第４図は従来の他の例を示すスイッチト・キャパシ
タ型ヒステリシスコンパレータ回路図である。 １……オペアンプ、２……偶数段インバータ、３……フ
リップフロップ、４……サンプルホールド回路、IN1,IN
2……入力端子、OUT……出力端子、C1,C2……キャパシ
タ、SW1〜SW5……スイッチ、φ1,φ２……クロック。
パシタ型ヒステリシスコンパレータ回路図、第２図は本
発明の第二の実施例を示す同様の回路図、第３図は従来
の一例を示すアナログヒステリシスコンパレータ回路
図、第４図は従来の他の例を示すスイッチト・キャパシ
タ型ヒステリシスコンパレータ回路図である。 １……オペアンプ、２……偶数段インバータ、３……フ
リップフロップ、４……サンプルホールド回路、IN1,IN
2……入力端子、OUT……出力端子、C1,C2……キャパシ
タ、SW1〜SW5……スイッチ、φ1,φ２……クロック。
Claims (1)
- 【請求項１】第一および第二の入力端子にそれぞれ一端
が接続され且つ他端は共通に接続されるとともにそれぞ
れ互いに重なり合わない第一および第二のクロックで駆
動される第一および第二のスイッチと、前記第一および
第二のスイッチの共通に接続された他端に一方の電極が
接続される第一のキャパシタと、前記第一のキャパシタ
の他方の電極に逆相入力端が接続され且つアナロググラ
ンドに正相入力端が接続されるオペアンプと、前記オペ
アンプの出力端および前記逆相入力端間に接続され且つ
前記第二のクロックで駆動される第三のスイッチと、前
記オプアンプの出力端に接続された複数段直列接続構成
のインバータおよびフリップフロップを有し且つ出力端
を出力端子に接続したサンプルホールド回路と、前記サ
ンプルホールド回路の出力端に一端が接続され且つ前記
第二のクロックで駆動される第四のスイッチと、前記第
四のスイッチの他端および前記オペアンプの逆相入力端
間に接続される第二のキャパシタと、前記第四のスイッ
チの他端および前記第一の入力端子間もしくは前記第四
のスイッチの他端および前記第一のスイッチと第一のキ
ャパシタの接続点間に接続され且つ前記第一のクロック
で駆動される第五のスイッチとを備え、前記第二のキャ
パシタは前記第一のクロックのときに前記第五のスイッ
チを介して前記第一の入力端子に接続されることを特徴
とするスイッチト・キャパシタ型ヒステリシスコンパレ
ータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325092A JP2972247B2 (ja) | 1989-12-14 | 1989-12-14 | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325092A JP2972247B2 (ja) | 1989-12-14 | 1989-12-14 | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185915A JPH03185915A (ja) | 1991-08-13 |
| JP2972247B2 true JP2972247B2 (ja) | 1999-11-08 |
Family
ID=18173050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325092A Expired - Fee Related JP2972247B2 (ja) | 1989-12-14 | 1989-12-14 | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972247B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303923A (ja) * | 2005-04-20 | 2006-11-02 | Sharp Corp | 回路装置およびこれを備えた電子機器 |
| JP2011061319A (ja) * | 2009-09-07 | 2011-03-24 | Sanyo Electric Co Ltd | コンパレータ回路およびモータ駆動回路 |
| JP5729254B2 (ja) * | 2010-10-19 | 2015-06-03 | ヤマハ株式会社 | ヒシテリシス装置 |
| JP7273064B2 (ja) * | 2018-12-19 | 2023-05-12 | 株式会社半導体エネルギー研究所 | ヒステリシスコンパレータ、半導体装置、及び蓄電装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4547683A (en) * | 1982-10-18 | 1985-10-15 | Intersil, Inc. | High speed charge balancing comparator |
| JPH0834416B2 (ja) * | 1988-03-25 | 1996-03-29 | 日本電気株式会社 | ヒステリシスコンパレータ回路 |
-
1989
- 1989-12-14 JP JP1325092A patent/JP2972247B2/ja not_active Expired - Fee Related
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|---|---|
| JPH03185915A (ja) | 1991-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |