JP3022396B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＭＯＳ型ＦＥＴを有する半導体装置の
製造方法に関する。
方法に関し、特にＭＯＳ型ＦＥＴを有する半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化及び高集積化
に伴い、ＭＯＳ型トランジスタのゲート酸化膜（絶縁
膜）の薄膜化が進められている。それに伴い、ゲート電
極形成過程におけるゲート酸化膜の劣化や破壊が問題と
なっている。
に伴い、ＭＯＳ型トランジスタのゲート酸化膜（絶縁
膜）の薄膜化が進められている。それに伴い、ゲート電
極形成過程におけるゲート酸化膜の劣化や破壊が問題と
なっている。
【０００３】従来のＭＯＳ型トランジスタを有する半導
体装置の製造方法を図４に基いて説明する。図４（ａ）
に示すように、まず、シリコン基板１１の主面上にフィ
ールド酸化膜１２を形成する。その後、図４（ｂ）に示
すように、ゲート酸化膜１３を熱酸化により基板全面に
形成する。
体装置の製造方法を図４に基いて説明する。図４（ａ）
に示すように、まず、シリコン基板１１の主面上にフィ
ールド酸化膜１２を形成する。その後、図４（ｂ）に示
すように、ゲート酸化膜１３を熱酸化により基板全面に
形成する。
【０００４】次いで図４（ｃ）に示すように、ゲート酸
化膜１３に対し何ら薬品処理を施さず、或いは、ゲート
酸化膜１３に対しＳＰＭ洗浄、ＨＰＭ洗浄を施した後
に、ＣＶＤ法により、ゲート電極となる多結晶シリコン
１４を形成する。その後、多結晶シリコン１４をドライ
エッチング等によってパターニングしてゲート電極に成
形し、その後イオン注入により不純物を導入し、ソース
またはドレインとなる拡散層領域を形成することによっ
て、ＭＯＳ型トランジスタを完成させていた。
化膜１３に対し何ら薬品処理を施さず、或いは、ゲート
酸化膜１３に対しＳＰＭ洗浄、ＨＰＭ洗浄を施した後
に、ＣＶＤ法により、ゲート電極となる多結晶シリコン
１４を形成する。その後、多結晶シリコン１４をドライ
エッチング等によってパターニングしてゲート電極に成
形し、その後イオン注入により不純物を導入し、ソース
またはドレインとなる拡散層領域を形成することによっ
て、ＭＯＳ型トランジスタを完成させていた。
【０００５】
【発明が解決しようとする課題】しかしながら、図４に
示す従来の技術においては、ゲート酸化膜１３の初期耐
圧に対する対策が不充分であるため、ゲート酸化膜１３
の初期耐圧不良が発生するという問題があった。
示す従来の技術においては、ゲート酸化膜１３の初期耐
圧に対する対策が不充分であるため、ゲート酸化膜１３
の初期耐圧不良が発生するという問題があった。
【０００６】本発明の目的は、ゲート酸化膜の初期耐圧
不良を防止し、信頼性の高い半導体装置の製造方法を提
供することにある。
不良を防止し、信頼性の高い半導体装置の製造方法を提
供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、ゲート絶縁
膜上にゲート電極膜を形成する工程を含む半導体装置の
製造方法であって、前記ゲート電極膜を形成する前処理
工程にて、前記ゲート絶縁膜の表面をアミン系溶剤で処
理するものである。
め、本発明に係る半導体装置の製造方法は、ゲート絶縁
膜上にゲート電極膜を形成する工程を含む半導体装置の
製造方法であって、前記ゲート電極膜を形成する前処理
工程にて、前記ゲート絶縁膜の表面をアミン系溶剤で処
理するものである。
【０００８】また前記アミン系溶剤の処理には、少なく
とも、浸漬処理，スプレー処理，スピンナー処理を含む
ものである。
とも、浸漬処理，スプレー処理，スピンナー処理を含む
ものである。
【０００９】また前記ゲート電極膜は、ポリシリコンか
らなるものである。
らなるものである。
【００１０】また前記ゲート絶縁膜は、熱酸化により形
成される薄膜である。
成される薄膜である。
【００１１】また前記アミン系溶剤として、モノエタノ
ールアミン７０％、ジメチルスルホシド３０％の溶液を
用い、この溶液を用いて、ゲート絶縁膜上のフォトレジ
ストの除去と、フォトレジストから露出したゲート絶縁
膜の表面処理とを同一工程にて行うものである。
ールアミン７０％、ジメチルスルホシド３０％の溶液を
用い、この溶液を用いて、ゲート絶縁膜上のフォトレジ
ストの除去と、フォトレジストから露出したゲート絶縁
膜の表面処理とを同一工程にて行うものである。
【００１２】
【作用】絶縁膜の表面をアミン系溶剤で処理する。この
ため、絶縁膜とポリシリコンの界面状態が変化し、絶縁
膜の初期耐圧不良を防止できる。
ため、絶縁膜とポリシリコンの界面状態が変化し、絶縁
膜の初期耐圧不良を防止できる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００１５】図１（ａ）に示すように、半導体基板１の
主面上に素子分離領域２を形成し、次に図１（ｂ）に示
すように、基板全面に絶縁膜３を形成する。
主面上に素子分離領域２を形成し、次に図１（ｂ）に示
すように、基板全面に絶縁膜３を形成する。
【００１６】次に、図１（ｃ）に示すように、絶縁膜３
の表面をアミン系の溶剤４で数分間処理する。次いで図
１（ｄ）に示すように、絶縁膜３上に電極膜５を形成す
る。
の表面をアミン系の溶剤４で数分間処理する。次いで図
１（ｄ）に示すように、絶縁膜３上に電極膜５を形成す
る。
【００１７】尚、図１（ｂ）に示すアミン系溶剤による
処理後に、絶縁膜３を、アルコール処理，水洗，ＳＰＭ
洗浄液あるいはＨＰＭ洗浄液等にて処理する工程を行な
うようにしてもよい。
処理後に、絶縁膜３を、アルコール処理，水洗，ＳＰＭ
洗浄液あるいはＨＰＭ洗浄液等にて処理する工程を行な
うようにしてもよい。
【００１８】（実施形態２）図２は、本発明の実施形態
２を工程順に示す断面図である。本発明の実施形態２
は、ダイレクトコンタクトを有する半導体装置の製造方
法に応用したものである。
２を工程順に示す断面図である。本発明の実施形態２
は、ダイレクトコンタクトを有する半導体装置の製造方
法に応用したものである。
【００１９】図２（ａ）に示すように、半導体基板１の
主面上に素子分離領域２を形成し、その後、図２（ｂ）
に示すように、基板全面に絶縁膜３を形成する。
主面上に素子分離領域２を形成し、その後、図２（ｂ）
に示すように、基板全面に絶縁膜３を形成する。
【００２０】次に図２（ｃ）に示すように、絶縁膜３上
にフォトレジスト６を塗布し、フォトレジスト６をフォ
トリソグラフによりパターニングし、フォトレジスト６
に、絶縁膜３の一部を露出させる開口６ａを形成する。
にフォトレジスト６を塗布し、フォトレジスト６をフォ
トリソグラフによりパターニングし、フォトレジスト６
に、絶縁膜３の一部を露出させる開口６ａを形成する。
【００２１】次に図２（ｄ）に示すように、バッファー
ドフッ酸等のエッチング液７を用い、フォトレジスト６
をマスクとして、フォトレジスト６の開口６ａに露出し
た絶縁膜３の一部をエッチングして除去する。
ドフッ酸等のエッチング液７を用い、フォトレジスト６
をマスクとして、フォトレジスト６の開口６ａに露出し
た絶縁膜３の一部をエッチングして除去する。
【００２２】その後、図２（ｅ）に示すように、アミン
系溶剤４であるモノエタノールアミン７０％、ジメチル
スルホシキド３０％の溶液を用い、フォトレジスト６を
除去するとともに、絶縁膜３の表面の処理を行う。
系溶剤４であるモノエタノールアミン７０％、ジメチル
スルホシキド３０％の溶液を用い、フォトレジスト６を
除去するとともに、絶縁膜３の表面の処理を行う。
【００２３】その後、アルコール処理、水洗およびＨＰ
Ｍ洗浄等を行った後に、図２（ｆ）のように、ゲート電
極（電極膜）である多結晶シリコン（ポリシリコン）５
を基板全面に形成する。
Ｍ洗浄等を行った後に、図２（ｆ）のように、ゲート電
極（電極膜）である多結晶シリコン（ポリシリコン）５
を基板全面に形成する。
【００２４】多結晶シリコン５は、パターニングされて
ゲート電極として形成される。このゲート電極５は、絶
縁膜３の一部に開口された開口３ａを通してシリコン基
板１に直接接合することとなる。
ゲート電極として形成される。このゲート電極５は、絶
縁膜３の一部に開口された開口３ａを通してシリコン基
板１に直接接合することとなる。
【００２５】本発明の実施形態２で用いるアミン系溶剤
４であるモノエタノールアミン７０％、ジメチルスルホ
シキド３０％の溶液には、フォトレジストを剥離する性
質があり、実施形態２では、上述した性質を利用して、
ゲート酸化膜３上のフォトレジスト４の剥離と、ゲート
酸化膜３の表面処理を同時に行うことを特徴としてい
る。
４であるモノエタノールアミン７０％、ジメチルスルホ
シキド３０％の溶液には、フォトレジストを剥離する性
質があり、実施形態２では、上述した性質を利用して、
ゲート酸化膜３上のフォトレジスト４の剥離と、ゲート
酸化膜３の表面処理を同時に行うことを特徴としてい
る。
【００２６】なお、実施形態１，２において、前記アミ
ン系溶剤を用いた処理を行なうには、絶縁膜３の表面を
アミン系溶剤４に浸漬させて処理する方法，又は絶縁膜
３の表面にアミン系溶剤４をスプレーして処理する方
法，絶縁膜３を回転させて絶縁膜３の表面にアミン系溶
剤４を噴射して処理する方法等を用いる。
ン系溶剤を用いた処理を行なうには、絶縁膜３の表面を
アミン系溶剤４に浸漬させて処理する方法，又は絶縁膜
３の表面にアミン系溶剤４をスプレーして処理する方
法，絶縁膜３を回転させて絶縁膜３の表面にアミン系溶
剤４を噴射して処理する方法等を用いる。
【００２７】（実施例）次に本発明の実施形態１をＭＯ
Ｓ型トランジスタを有する半導体装置の製造方法を適用
した例を実施例として説明する。
Ｓ型トランジスタを有する半導体装置の製造方法を適用
した例を実施例として説明する。
【００２８】図１（ａ）のように、シリコン基板（半導
体基板）１にフィールド酸化膜（素子分離領域）２を形
成する。その後、図１（ｂ）に示すように、熱酸化によ
り、シリコン基板１上にゲート酸化膜（絶縁膜）３を７
５Å形成する。
体基板）１にフィールド酸化膜（素子分離領域）２を形
成する。その後、図１（ｂ）に示すように、熱酸化によ
り、シリコン基板１上にゲート酸化膜（絶縁膜）３を７
５Å形成する。
【００２９】次いで図１（ｃ）に示すように、ゲート酸
化膜３の表面をモノエタノールアミン７０％、ジメチル
スルホシキド３０％の溶液で約１０分間処理する。
化膜３の表面をモノエタノールアミン７０％、ジメチル
スルホシキド３０％の溶液で約１０分間処理する。
【００３０】その後、アルコール処理、水洗およびＨＰ
Ｍ洗浄を行った後に、図１（ｄ）のように、ゲート電極
膜である多結晶シリコン５をゲート酸化膜３上に約１５
００Å成長する。その後、多結晶シリコン５をドライエ
ッチング等によってパターニングしてゲート電極を形成
し、イオン注入により不純物を導入し、ソースまたはド
レインとなる拡散層領域を形成することによって、ＭＯ
Ｓ型トランジスタを完成させる。
Ｍ洗浄を行った後に、図１（ｄ）のように、ゲート電極
膜である多結晶シリコン５をゲート酸化膜３上に約１５
００Å成長する。その後、多結晶シリコン５をドライエ
ッチング等によってパターニングしてゲート電極を形成
し、イオン注入により不純物を導入し、ソースまたはド
レインとなる拡散層領域を形成することによって、ＭＯ
Ｓ型トランジスタを完成させる。
【００３１】図３（ａ）は、図１に示した本発明の実施
例に基いて作成したＮチャネルＭＯＳ容量を示す断面図
である。以下に製法を簡単に説明する。図１（ｄ）に示
す多結晶シリコン５を形成した後、多結晶シリコン５に
拡散によってＮ型不純物であるリンを導入する。その
後、多結晶シリコン５をドライエッチング等を用いてパ
ターニングすることによって、ＭＯＳ型容量の電極５と
して形成する。また、半導体基板１としてＰ型シリコン
基板を用いる。
例に基いて作成したＮチャネルＭＯＳ容量を示す断面図
である。以下に製法を簡単に説明する。図１（ｄ）に示
す多結晶シリコン５を形成した後、多結晶シリコン５に
拡散によってＮ型不純物であるリンを導入する。その
後、多結晶シリコン５をドライエッチング等を用いてパ
ターニングすることによって、ＭＯＳ型容量の電極５と
して形成する。また、半導体基板１としてＰ型シリコン
基板を用いる。
【００３２】次に、上記手法により作成したＮチャネル
ＭＯＳ型容量のゲート酸化膜３の信頼性を評価するため
に加速破壊試験を行った。
ＭＯＳ型容量のゲート酸化膜３の信頼性を評価するため
に加速破壊試験を行った。
【００３３】図３（ａ）に示すように、面積Ｓ＝３００
×３００μｍ2のＮチャネルＭＯＳ型容量のゲート酸化
膜３に電流密度Ｊ＝８０ｍＡ／ｃｍ2となるような定電
流（Ｐ−Ｎトンネル電流）を、ゲート酸化膜３が破壊さ
れるまで流す。破壊に至るまでゲート酸化膜３に注入さ
れた、単位面積当たりの総電荷量Ｑは、Ｑ＝Ｊ×ｔ（Ｃ
／ｃｍ2）で表され、これをＱｂｄと定義する。数多く
（数十個以上）のサンプルに対して同じ試験を行い、得
られたＱｂｄの値を、ワイブル確率紙にプロットし、こ
のグラフの傾きから、破壊の不良モードが推定される。
尚、電流の向きは、基板側が蓄積状態となるように、ゲ
ート電極側に負の電圧を印加した。
×３００μｍ2のＮチャネルＭＯＳ型容量のゲート酸化
膜３に電流密度Ｊ＝８０ｍＡ／ｃｍ2となるような定電
流（Ｐ−Ｎトンネル電流）を、ゲート酸化膜３が破壊さ
れるまで流す。破壊に至るまでゲート酸化膜３に注入さ
れた、単位面積当たりの総電荷量Ｑは、Ｑ＝Ｊ×ｔ（Ｃ
／ｃｍ2）で表され、これをＱｂｄと定義する。数多く
（数十個以上）のサンプルに対して同じ試験を行い、得
られたＱｂｄの値を、ワイブル確率紙にプロットし、こ
のグラフの傾きから、破壊の不良モードが推定される。
尚、電流の向きは、基板側が蓄積状態となるように、ゲ
ート電極側に負の電圧を印加した。
【００３４】次に、信頼性試験の結果を示す。本実施例
に従って作成したＮチャネルＭＯＳ容量のゲート酸化膜
のＱｂｄと、従来例、すなわちゲート酸化膜をアミン系
溶剤で処理していないＮチャネルＭＯＳ容量のＱｂｄを
ワイブルプロットしたものを図３（ｂ）に示す。ゲート
酸化膜に初期不良が多く存在する場合、Ｑｂｄの値の小
さなサンプル数が増え、ワイブルプロットの傾きは小さ
くなる。
に従って作成したＮチャネルＭＯＳ容量のゲート酸化膜
のＱｂｄと、従来例、すなわちゲート酸化膜をアミン系
溶剤で処理していないＮチャネルＭＯＳ容量のＱｂｄを
ワイブルプロットしたものを図３（ｂ）に示す。ゲート
酸化膜に初期不良が多く存在する場合、Ｑｂｄの値の小
さなサンプル数が増え、ワイブルプロットの傾きは小さ
くなる。
【００３５】従来例で製造したＮチャネルＭＯＳ容量の
場合、Ｑｂｄの小さなサンプルが数多く存在し、直線の
傾きも小さい。これは、ゲート酸化膜の初期不良が数多
く存在していることを示している。
場合、Ｑｂｄの小さなサンプルが数多く存在し、直線の
傾きも小さい。これは、ゲート酸化膜の初期不良が数多
く存在していることを示している。
【００３６】これに対して、本発明の実施例に従って製
造したＮチャネルＭＯＳ容量の場合、直線の傾きは大き
い。これらの破壊は、全てゲート酸化膜の真性の耐圧を
示しているものと思われ、初期不良に起因して破壊され
たと考えられるサンプルは、１つも存在していない。
造したＮチャネルＭＯＳ容量の場合、直線の傾きは大き
い。これらの破壊は、全てゲート酸化膜の真性の耐圧を
示しているものと思われ、初期不良に起因して破壊され
たと考えられるサンプルは、１つも存在していない。
【００３７】
【発明の効果】以上のように本発明によれば、絶縁膜の
表面をアミン系溶剤で処理することによって、該絶縁膜
上に形成されるポリシリコンの表面の状態が変化するた
め、絶縁膜の初期不良を低減することができ、信頼性の
高い半導体装置の製造を行うことができる。
表面をアミン系溶剤で処理することによって、該絶縁膜
上に形成されるポリシリコンの表面の状態が変化するた
め、絶縁膜の初期不良を低減することができ、信頼性の
高い半導体装置の製造を行うことができる。
【図１】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図２】本発明の実施形態２を工程順に示す断面図であ
る。
る。
【図３】（ａ）は、本発明の実施例の動作形態を示す断
面図、（ｂ）は、本発明及び従来例における動作の結果
を示す特性図である。
面図、（ｂ）は、本発明及び従来例における動作の結果
を示す特性図である。
【図４】従来例を示す断面図である。
１ 半導体基板（シリコン基板） ２ 素子分離領域（フィールド酸化膜） ３ 絶縁膜（ゲート酸化膜） ４ 多結晶シリコン（ポリシリコン）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/316 H01L 21/31
Claims (5)
- 【請求項１】 ゲート絶縁膜上にゲート電極膜を形成す
る工程を含む半導体装置の製造方法であって、 前記ゲート電極膜を形成する前処理工程にて、前記ゲー
ト絶縁膜の表面をアミン系溶剤で処理することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記アミン系溶剤の処理には、少なくと
も、浸漬処理，スプレー処理，スピンナー処理を含むも
のであることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 前記ゲート電極膜は、ポリシリコンから
なるものであることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項４】 前記ゲート絶縁膜は、熱酸化により形成
される薄膜であることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項５】 前記アミン系溶剤として、モノエタノー
ルアミン７０％、ジメチルスルホシド３０％の溶液を用
い、 この溶液を用いて、ゲート絶縁膜上のフォトレジストの
除去と、フォトレジストから露出したゲート絶縁膜の表
面処理とを同一工程にて行うことを特徴とする請求項１
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130107A JP3022396B2 (ja) | 1997-05-20 | 1997-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130107A JP3022396B2 (ja) | 1997-05-20 | 1997-05-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321846A JPH10321846A (ja) | 1998-12-04 |
| JP3022396B2 true JP3022396B2 (ja) | 2000-03-21 |
Family
ID=15026128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9130107A Expired - Fee Related JP3022396B2 (ja) | 1997-05-20 | 1997-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022396B2 (ja) |
-
1997
- 1997-05-20 JP JP9130107A patent/JP3022396B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10321846A (ja) | 1998-12-04 |
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|---|---|---|---|
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