JP3038799B2 - Video signal dubbing prevention device - Google Patents
Video signal dubbing prevention deviceInfo
- Publication number
- JP3038799B2 JP3038799B2 JP2142525A JP14252590A JP3038799B2 JP 3038799 B2 JP3038799 B2 JP 3038799B2 JP 2142525 A JP2142525 A JP 2142525A JP 14252590 A JP14252590 A JP 14252590A JP 3038799 B2 JP3038799 B2 JP 3038799B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- video signal
- converter
- dubbing
- multipliers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばVTRにおいて映像信号の違法なダビ
ングを禁止するための映像信号のダビング防止装置に関
する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal dubbing prevention apparatus for inhibiting illegal dubbing of a video signal in, for example, a VTR.
本発明は映像信号のダビング防止装置に関し、映像信
号中に有効画面の任意の積分変換値に相当する信号を挿
入すると共に、この有効画面の任意の積分変換値に相当
する信号と挿入された信号を比較してダビングの可否の
判別をなすようにしたことにより、違法なダビングを良
好に防止できると共に、この防止装置の解除装置の形成
が極めて困難となるようにするものである。The present invention relates to an apparatus for preventing dubbing of a video signal, in which a signal corresponding to an arbitrary integral conversion value of an effective screen is inserted into a video signal, and a signal corresponding to an arbitrary integral conversion value of the effective screen and the inserted signal are included. Is compared to determine whether dubbing is possible or not, illegal dubbing can be favorably prevented, and the formation of a release device for this prevention device is extremely difficult.
例えばVTRにおいて、市販のソフトテープがダビング
されることは、法律上違法であるばかりでなく、著作者
などの権利を侵害し、VTR及びソフトテープ等の健全な
普及を阻害するものである。For example, dubbing a commercially available soft tape in a VTR is not only legally illegal, but also infringes the rights of authors and the like, and impedes the sound spread of VTRs and soft tapes.
このようなソフトテープの違法なダビングに対して
は、従来から例えば垂直ブランキング期間内に複数の疑
似水平同期パルスを挿入すると共に、この疑似水平同期
パルスの後縁に白ピークレベルの信号を設けて、ダビン
グ側のVTRのAGCを誤動作させるようにすることが行われ
ている。あるいは、垂直同期信号の幅を狭くして、ダビ
ング側のVTRの垂直同期が掛からないようにすることも
行われている。Conventionally, for such illegal dubbing of a soft tape, for example, a plurality of pseudo horizontal sync pulses are inserted within a vertical blanking period, and a signal of a white peak level is provided at the trailing edge of the pseudo horizontal sync pulse. Therefore, the AGC of the VTR on the dubbing side is caused to malfunction. Alternatively, the width of the vertical synchronization signal is narrowed so that vertical synchronization of the dubbing-side VTR is not performed.
しかしながらこれらのいずれにおいても、映像信号に
施される処理は固定であり、このため信号のすげ替えが
容易で、ダビング不可の映像信号をダビング可に変更す
る解除装置は、これを安価に形成できるものであった。However, in any of these, the processing performed on the video signal is fixed, so that it is easy to change the signal, and a release device that changes a non-dubbable video signal into a dubbable one can be formed at low cost. Met.
この出願はこのような点に鑑みて成されたもので、ダ
ビング防止を良好に行うことができると共に、解除装置
の形成は極めて困難となるようにするものである。The present application has been made in view of such a point, and it is intended to prevent dubbing satisfactorily and to make it extremely difficult to form a release device.
本発明による第1の手段は、入力映像信号(入力端子
(1))をディジタル化するA/D変換器(2)と、上記A
/D変換器の出力が供給される複数の乗算器(31a)〜(3
1p)と、上記入力映像信号の有効画面の水平及び垂直ア
ドレス信号を供給するアドレス供給手段(タイミングデ
コーダ(32))と、上記アドレス供給手段からの上記ア
ドレスに応じて上記複数の乗算器に変換用の係数を供給
するメモリ(ROM(33))と、上記複数の乗算器の出力
をそれぞれ積分する複数の積分手段(加算器(34a)〜
(34p)及びレジスタ(35a)〜(35p))と、上記複数
の積分手段の出力をアナログ化するD/A変換器(5)
と、上記D/A変換器の出力を上記入力映像信号の所定位
置に挿入する挿入手段(スイッチ(6))とを備える映
像信号のダビング防止装置である。A first means according to the present invention comprises: an A / D converter (2) for digitizing an input video signal (input terminal (1));
Multipliers (31a) to (3a) to which the output of the / D converter is supplied
1p), an address supply means (timing decoder (32)) for supplying horizontal and vertical address signals of an effective screen of the input video signal, and conversion into the plurality of multipliers according to the address from the address supply means. (ROM (33)) for supplying coefficients for the plurality of multipliers, and a plurality of integrating means (adders (34a)-
(34p) and registers (35a) to (35p)) and a D / A converter (5) for converting the outputs of the plurality of integrating means into analog signals.
And an insertion unit (switch (6)) for inserting an output of the D / A converter into a predetermined position of the input video signal.
第2の手段は、入力映像信号(入力端子(1))をデ
ィジタル化するA/D変換器(2)と、上記A/D変換器の出
力が供給される複数の乗算器(31a)〜(31p)と、上記
入力映像信号の有効画面の水平及び垂直アドレス信号を
供給するアドレス供給手段(タイミングデコーダ(3
2))と、上記アドレス供給手段からの上記アドレスに
応じて上記複数の乗算器に変換用の係数を供給するメモ
リ(ROM(33))と、上記複数の乗算器の出力をそれぞ
れ積分する複数の積分手段(加算器(34a)〜(34p)及
びレジスタ(35a)〜(35p))と、上記複数の積分手段
の出力と上記入力映像信号の所定位置に挿入された信号
を上記A/D変換器によりディジタル化(A/D変換器(1
2))した信号とを比較する比較手段(減算器(51)〜
フリップフロップ(54))とを備え、上記2つの信号が
一致しないときにダビングを不可となす(端子(17))
ようにした映像信号のダビング防止装置である。The second means is an A / D converter (2) for digitizing an input video signal (input terminal (1)), and a plurality of multipliers (31a) to which the output of the A / D converter is supplied. (31p) and address supply means (timing decoder (3p) for supplying horizontal and vertical address signals of the effective screen of the input video signal.
2)), a memory (ROM (33)) for supplying a coefficient for conversion to the plurality of multipliers according to the address from the address supply means, and a plurality of memories for integrating outputs of the plurality of multipliers, respectively. (Adders (34a) to (34p) and registers (35a) to (35p)), and outputs the outputs of the plurality of integrators and the signal inserted at a predetermined position of the input video signal to the A / D Digitized by the converter (A / D converter (1
2)) Comparison means (subtractor (51) to
Flip-flop (54)), and dubbing is disabled when the two signals do not match (terminal (17)).
An apparatus for preventing dubbing of a video signal as described above.
これによれば、演算手段で順次求められた信号を映像
信号の所定位置に挿入するようにしているので、この信
号と演算手段で求められた信号とを比較して容易にダビ
ングの可否を判断することができると共に、この演算手
段に映像信号の有効画面の任意の積分変換を含めること
によって、この信号を他の手段で形成することが極めて
困難になり、解除装置の無断形成を極めて困難にするこ
とができる。According to this, the signals sequentially obtained by the calculating means are inserted into predetermined positions of the video signal, so that it is possible to easily determine whether dubbing is possible by comparing this signal with the signal obtained by the calculating means. In addition, by including an arbitrary integral conversion of the effective screen of the video signal in the arithmetic means, it is extremely difficult to form this signal by other means, and it is extremely difficult to form the release device without permission. can do.
第1図はダビングを可とするための信号を生成して映
像信号の所定位置に挿入するための装置の一例を示す。
この図において、入力端子(1)に供給される入力映像
信号がA/D変換器(2)でディジタル化されて、例えば1
6通りの2次元アダマール変換値を演算するための演算
手段(3)を構成する乗算器(31a)〜(31p)に供給さ
れる。FIG. 1 shows an example of an apparatus for generating a signal for permitting dubbing and inserting it into a predetermined position of a video signal.
In this figure, an input video signal supplied to an input terminal (1) is digitized by an A / D converter (2) and, for example,
It is supplied to multipliers (31a) to (31p) constituting arithmetic means (3) for calculating six kinds of two-dimensional Hadamard transform values.
それと共に、入力端子(1)に供給される映像信号が
PLL(4)に供給されて水平・垂直の同期信号及びクロ
ック信号が形成され、これらの信号がタイミングデコー
ダ(32)に供給される。さらにこのタイミングデコーダ
(32)から映像信号の有効画面の水平及び垂直位置を示
すアドレス信号がリードオンリーメモリ(ROM)(33)
に供給され、このROM(33)から水平・垂直のアドレス
に応じて、上述の各乗算器(31a)〜(31p)毎に2次元
アダマール変換の演算を行うための−1,0,+1を示す2
ビット(全体で32ビット)の値が形成される。これらの
値がそれぞれ対応する乗算器(31a)〜(31p)に供給さ
れる。At the same time, the video signal supplied to the input terminal (1) is
The signals are supplied to the PLL (4) to form horizontal / vertical synchronization signals and clock signals, and these signals are supplied to the timing decoder (32). Further, from the timing decoder (32), address signals indicating the horizontal and vertical positions of the effective screen of the video signal are read-only memory (ROM) (33).
−1, 0, +1 for performing a two-dimensional Hadamard transform operation for each of the multipliers (31a) to (31p) according to the horizontal and vertical addresses from the ROM (33). Show 2
A bit (32 bits total) value is formed. These values are supplied to the corresponding multipliers (31a) to (31p).
さらにこれらの乗算器(31a)〜(31p)の出力信号が
それぞれ加算器(34a)〜(34p)を通じてレジスタ
(R)(35a)〜(35p)に供給され、これらのレジスタ
(35a)〜(35p)からの信号がそれぞれ加算器(34a)
〜(34p)に帰還されて積算が行われる。なお図面中、
乗算器(31a)〜(31p)、加算器(34a)〜(34p)、レ
ジスタ(35a)〜(35p)の回路は繰り返しなので、一部
を省略して示す。Further, output signals of these multipliers (31a) to (31p) are supplied to registers (R) (35a) to (35p) through adders (34a) to (34p), respectively, and these registers (35a) to (35p) 35p) is the adder (34a)
To (34p) and integration is performed. In the drawing,
Since the circuits of the multipliers (31a) to (31p), the adders (34a) to (34p), and the registers (35a) to (35p) are repetitive, some of them are omitted.
そしてこれらのレジスタ(35a)〜(35p)からの積算
値がシフトレジスタ(36)に供給され、このシフトレジ
スタ(36)がタイミングデコーダ(32)からの信号によ
って映像信号の所定位置に対応するタイミングで順次シ
フトされる。なおこのシフトの直前にタイミングデコー
ダ(32)からの信号によってレジスタ(35a)〜(35p)
からの積算値がシフトレジスタ(36)にロードされ、ま
たこのシフトの直後にレジスタ(35a)〜(35p)の内容
がクリアされる。Then, integrated values from these registers (35a) to (35p) are supplied to a shift register (36), and the shift register (36) receives a timing corresponding to a predetermined position of a video signal by a signal from a timing decoder (32). Are sequentially shifted. Immediately before this shift, the registers (35a) to (35p) receive signals from the timing decoder (32).
Is loaded into the shift register (36), and immediately after this shift, the contents of the registers (35a) to (35p) are cleared.
これによってシフトレジスタ(36)からは、映像信号
の所定位置に対応するタイミングで、映像信号の有効画
面を2次元アダマール変換した変換値(積算値)が順次
シフトされて取り出される。この変換値がD/A変換器
(5)でアナログ化されてスイッチ(6)の一方の固定
接点Aに供給される。また入力端子(1)に供給される
映像信号が他方の固定接点Bに供給される。さらにこの
スイッチ(6)がタイミングデコーダ(32)からの信号
によって切り換えられて、D/A変換器(5)でアナログ
化された変換値の信号が所定位置に挿入された映像信号
が形成され、出力端子(7)に取り出される。As a result, at the timing corresponding to the predetermined position of the video signal, conversion values (integrated values) obtained by two-dimensional Hadamard conversion of the effective screen of the video signal are sequentially shifted and extracted from the shift register (36). The converted value is converted into an analog signal by the D / A converter (5) and supplied to one fixed contact A of the switch (6). The video signal supplied to the input terminal (1) is supplied to the other fixed contact B. Further, the switch (6) is switched by a signal from the timing decoder (32) to form a video signal in which a signal of a conversion value converted into an analog signal by the D / A converter (5) is inserted at a predetermined position, It is taken out to the output terminal (7).
すなわち第2図は信号の生成の手順を示す。なおこの
例はいわゆるハイビジョンの映像信号に適用した場合で
ある。That is, FIG. 2 shows a procedure of signal generation. This example is applied to a so-called high-vision video signal.
この図において、同図Aはそれぞれ前のフィールドの
有効画面を模式的に示したものであって、それぞれ例え
ば垂直方向に5分割、水平方向に8分割された画面の中
から、各乗算器(31a)〜(31p)ごとにROM(33)で指
定された画素の信号にそれぞれ図中に示すように−1又
は+1を乗算した値が形成され、これらの値が積算さ
れ、これらの積算値が順次取り出され、アナログ化され
て同図Bに示すような信号が形成される。そしてこの信
号が例えば映像信号の垂直ブランキング期間内の所定位
置に挿入されて、同図Cに示すような映像信号が形成さ
れる。In this figure, FIG. 7A schematically shows the effective screen of the previous field. For example, each of the multipliers (from the screen divided into 5 vertically and 8 horizontally) is selected. For each of 31a) to (31p), a value obtained by multiplying the signal of the pixel designated by the ROM (33) by -1 or +1 is formed as shown in the figure, and these values are integrated, and these integrated values are calculated. Are sequentially taken out and converted into analog signals to form signals as shown in FIG. Then, this signal is inserted, for example, at a predetermined position in the vertical blanking period of the video signal to form a video signal as shown in FIG.
これによって例えばダビングを不可とする場合には、
第3図Aに示すように本来の映像信号のみが記録され
る。これに対してダビングを可とする場合には、同図B
に示すように垂直ブランキング期間内の所定位置に上述
の信号の挿入された映像信号が記録される。あるいは同
図Cに示すように有効画面内の所定位置に上述の信号の
挿入された映像信号が記録されるようにしてもよい。For example, when dubbing is not allowed,
As shown in FIG. 3A, only the original video signal is recorded. On the other hand, when dubbing is permitted,
As shown in (1), a video signal with the above signal inserted is recorded at a predetermined position in the vertical blanking period. Alternatively, a video signal having the above-described signal inserted may be recorded at a predetermined position in the effective screen as shown in FIG.
そしてさらに第4図は上述の信号を用いてダビングの
可否の判別をなすための装置の一例を示す。この図にお
いて、入力端子(11)に供給される映像信号がA/D変換
器(12)でディジタル化されて、上述と同じ構成の例え
ば16通りの2次元アダマール変換値を演算するための演
算手段(3)を構成する乗算器(31a)〜(31p)に供給
される。それと共に入力端子(11)に供給される映像信
号がPLL(14)に供給されて水平・垂直の同期信号及び
クロック信号が形成され、これらの信号がタイミングデ
コーダ(32)に供給される。以下上述と同様にROM(3
3)〜シフトレジスタ(36)が設けられる。FIG. 4 shows an example of an apparatus for determining whether dubbing is possible or not using the above-mentioned signals. In this figure, a video signal supplied to an input terminal (11) is digitized by an A / D converter (12), and a calculation for calculating, for example, 16 kinds of two-dimensional Hadamard conversion values having the same configuration as described above. The signals are supplied to multipliers (31a) to (31p) constituting the means (3). At the same time, the video signal supplied to the input terminal (11) is supplied to the PLL (14) to form horizontal and vertical synchronization signals and clock signals, and these signals are supplied to the timing decoder (32). The ROM (3
3) to shift register (36) are provided.
これによってシフトレジスタ(36)からは、映像信号
の所定位置に対応するタイミングで、映像信号の有効画
面を2次元アダマール変換した変換値(積算値)が順次
シフトされて取り出される。この変換値が一致検出を行
うための減算器(51)に供給される。またA/D変換器(1
2)からのディジタル値が減算器(51)に供給される。
この減算出力がディジタル比較器(52a)(52b)に供給
されて、任意の誤差範囲に相当するウィンドウと比較さ
れ、この比較出力がナンド回路(53)を通じてフリップ
フロップ(54)のリセットに供給される。さらにこのフ
リップフロップ(54)がタイミングデコーダ(32)から
の信号によってシフトレジスタ(36)のシフトの直前に
セットされ、このフリップフロップ(54)からの信号が
ラッチ回路(16)に供給される。そしてこのラッチ回路
(16)がタイミングデコーダ(32)からの信号によって
シフトレジスタ(36)のシフトの直後に駆動され、減算
器(51)〜フリップフロップ(54)で順次一致検出され
た信号がラッチされ、出力端子(18)に取り出される。As a result, at the timing corresponding to the predetermined position of the video signal, conversion values (integrated values) obtained by two-dimensional Hadamard conversion of the effective screen of the video signal are sequentially shifted and extracted from the shift register (36). This converted value is supplied to a subtractor (51) for detecting coincidence. A / D converter (1
The digital value from 2) is supplied to a subtractor (51).
The subtraction output is supplied to digital comparators (52a) and (52b) and compared with a window corresponding to an arbitrary error range. The comparison output is supplied to a reset of a flip-flop (54) through a NAND circuit (53). You. Further, the flip-flop (54) is set by the signal from the timing decoder (32) immediately before the shift of the shift register (36), and the signal from the flip-flop (54) is supplied to the latch circuit (16). The latch circuit (16) is driven by the signal from the timing decoder (32) immediately after the shift of the shift register (36), and the signals sequentially detected by the subtracter (51) to the flip-flop (54) are latched. And output to the output terminal (18).
従ってこの回路において、映像信号の所定位置に挿入
された信号が、順次前のフィールドの信号から2次元ア
ダマール変換した変換値と一致しているときは、減算器
(51)〜フリップフロップ(54)で順次一致検出された
信号がラッチされ、出力端子(18)にはダビングを可と
する制御出力が取り出される。これに対して映像信号の
所定位置に挿入された信号が、前のフィールドの信号か
ら2次元アダマール変換した変換値と一致していないと
きは、減算器(51)〜フリップフロップ(54)での検出
信号が得られなくなり、このときの映像信号のダビング
が禁止される。Therefore, in this circuit, when the signal inserted at a predetermined position of the video signal coincides with the conversion value obtained by sequentially performing the two-dimensional Hadamard conversion from the signal of the previous field, the subtractor (51) to the flip-flop (54) Are sequentially latched, and a control output enabling dubbing is output from an output terminal (18). On the other hand, when the signal inserted at the predetermined position of the video signal does not match the conversion value obtained by performing the two-dimensional Hadamard conversion on the signal of the previous field, the subtractor (51) to the flip-flop (54) No detection signal is obtained, and dubbing of the video signal at this time is prohibited.
こうして上述の装置によれば、演算手段で順次求めら
れた信号を映像信号の所定位置に挿入するようにしてい
るので、この信号と演算手段で求められた信号とを比較
して容易にダビングの可否を判断することができると共
に、この演算手段に映像信号の有効画面の任意の積分変
換を含めることによって、この信号を他の手段で形成す
ることが極めて困難になり、解除装置の無断形成を極め
て困難にすることができるものである。Thus, according to the above-described apparatus, the signals sequentially obtained by the calculating means are inserted into predetermined positions of the video signal, so that this signal can be easily compared with the signal obtained by the calculating means for dubbing. In addition to being able to judge whether this is possible or not and including any integral conversion of the effective screen of the video signal in this arithmetic means, it becomes extremely difficult to form this signal by other means, and the unauthorized formation of the release device can be prevented. It can be extremely difficult.
すなわち上述の装置において、映像信号に挿入される
信号は各フィールド毎に変化されたものになっており、
従ってこの信号を上述の演算手段(3)以外の手段で形
成することは極めて困難になる。一方この演算手段
(3)は上述のように複雑なディジタル演算処理回路で
構成されるが、このような回路は例えば民生用のハイビ
ジョンVTRにおいては、映像信号の処理を行うディジタ
ル回路と共に一体のLSI等によって形成することがで
き、実施を容易に行うことができると共に、このLSI等
の悪用による違法な解除装置の形成を極めて困難にする
ことができる。またこの場合にA/D変換器(2)(1
2)、PLL(4)(14)、D/A変換器(5)等の回路は、
映像信号処理の回路と共用にして省略することができ
る。That is, in the above device, the signal inserted into the video signal is changed for each field,
Therefore, it is extremely difficult to form this signal by means other than the above-mentioned calculating means (3). On the other hand, the arithmetic means (3) is composed of a complicated digital arithmetic processing circuit as described above. Such a circuit is, for example, in a consumer high-definition VTR, an integrated LSI with a digital circuit for processing video signals. This makes it easy to implement, and makes it extremely difficult to form an illegal release device due to misuse of this LSI or the like. In this case, the A / D converter (2) (1
2), PLL (4) (14), D / A converter (5), etc.
It can be omitted because it is shared with the video signal processing circuit.
なお上述の装置の実施に当たっては、例えば信号が常
にダビング可とされるビデオカメラには上述のダビング
を可とする信号を形成するための回路を設ける必要があ
る。また信号が常にダビング可とされるテレビチューナ
や、ビデオエンハンサー、AVセレクター等では、放送局
等の信号送出側の装置で挿入されたダビングを可とする
信号が伝送される特性とする必要がある。In implementing the above-described apparatus, it is necessary to provide a circuit for forming the above-described dubbing-permitted signal in a video camera in which a signal is always dubbable. In a television tuner, a video enhancer, an AV selector, and the like, in which a signal is always allowed to be dubbed, it is necessary to have a characteristic in which a dubbing-enabled signal inserted in a signal transmitting side device such as a broadcasting station is transmitted. .
ところで上述のハイビジョンの放送においては、Muse
と呼ばれる映像信号の有効画面のみを伝送する方式が実
施され、またこの方式に準拠したVTRが提案されてい
る。By the way, in the high-definition broadcasting described above, Muse
A method of transmitting only an effective screen of a video signal called VTR has been implemented, and a VTR based on this method has been proposed.
すなわち第5図はMuse方式におけるVTRの記録パター
ンを示しており、この例では奇数フィールドの有効画面
の581〜1120番目の水平走査線を、同図Aに示すように
4トラックに配分して記録しているものである。そして
この信号を再生する場合には、同図Bに示すように垂直
ブランキング期間の信号が復元されて、元のハイビジョ
ン信号が出力されるようになっている。That is, FIG. 5 shows a VTR recording pattern in the Muse system. In this example, the 581st to 1120th horizontal scanning lines of the effective screen of the odd field are distributed over four tracks as shown in FIG. Is what you are doing. When this signal is reproduced, the signal in the vertical blanking period is restored as shown in FIG. B, and the original Hi-Vision signal is output.
この場合には、例えば第6図に示すように有効画面内
の1120番目の水平走査線を上述のダビングを可とする信
号の領域に定めるようにすれば、この信号は映像信号帯
或の信号であるので、従来の構成のままでこの信号を伝
送することができ、記録側のVTRに上述のダビングの可
否の判別をなすための装置を設けることによって、良好
なダビング防止を行うことができる。In this case, for example, as shown in FIG. 6, if the 1120th horizontal scanning line in the effective screen is determined to be the area of the above-mentioned signal that allows dubbing, this signal can be a video signal band or a signal. Therefore, this signal can be transmitted with the conventional configuration, and by providing the recording side VTR with a device for determining whether or not the above dubbing is possible, good dubbing prevention can be performed. .
これに対して、有効画面を損なうことが認められない
場合には、例えば第7図Aに示すように第4トラックの
ポストアンブル部に任意の識別信号を設けておき、再生
時に同図Bに示すように垂直ブランキング期間の信号を
復元すると共に、この識別信号を判別して上述のダビン
グを可とする信号を形成し、この信号を垂直ブランキン
グ期間内の所定位置(例えば9番目の水平走査線)に挿
入する。これによって記録側のVTRにて上述のダビング
の可否の判別を行うことができる。On the other hand, when it is not recognized that the effective screen is damaged, an arbitrary identification signal is provided in the postamble portion of the fourth track, for example, as shown in FIG. As shown in the figure, the signal in the vertical blanking period is restored, and the discrimination signal is discriminated to form a signal enabling dubbing. The signal is transferred to a predetermined position (for example, the ninth horizontal line) in the vertical blanking period. Scan line). As a result, the recording side VTR can determine whether or not the above-described dubbing is possible.
さらに第8図は、その場合のダビングを可とするため
の信号を生成して映像信号の所定位置に挿入するための
装置の一例を示す。この図において、入力端子(1)に
は上述の垂直ブランキング期間を復元した信号が供給さ
れると共に、上述のタイミングデコーダ(7)からの信
号路にアンドゲート(9)が設けられ、このアンドゲー
ト(9)に端子(10)からの上述の識別信号の判別出力
が供給される。他は上述の装置と同様にされる。これに
よれば識別信号が判別されたときのみ再生信号にダビン
グを可とする信号が挿入され、記録側のVTRにて上述の
ダビングの可否の判別を行うことができる。Further, FIG. 8 shows an example of an apparatus for generating a signal for enabling dubbing in that case and inserting the signal into a predetermined position of the video signal. In this figure, a signal obtained by restoring the above-described vertical blanking period is supplied to an input terminal (1), and an AND gate (9) is provided in a signal path from the above-mentioned timing decoder (7). The gate (9) is supplied with the discrimination output of the identification signal from the terminal (10). Others are the same as the above-mentioned apparatus. According to this, a signal that allows dubbing is inserted into the reproduction signal only when the identification signal is determined, and the above-described determination of whether or not dubbing can be performed can be performed by the VTR on the recording side.
また第9図は、上述の装置とダビングの可否の判別を
なすための装置を一体化した場合の例を示す。この図に
おいてはさらにシフトレジスタ(36)からのディジタル
値が減算器(51)に供給されると共に、A/D変換器
(2)からのディジタル値が減算器(51)に供給され、
減算器(51)〜フリップフロップ(54)での検出出力が
ラッチ回路(16)に供給される。さらにタイミングデコ
ーダ(32)からの信号によってラッチ回路(16)が駆動
され、順次減算器(51)〜フリップフロップ(54)で検
出された信号がラッチされて出力端子(18)に取り出さ
れる。これによれば、回路を共用化して極めて簡単な構
成で装置を実現することができる。FIG. 9 shows an example in which the above-described apparatus is integrated with an apparatus for determining whether dubbing is possible. In this figure, the digital value from the shift register (36) is further supplied to the subtractor (51), and the digital value from the A / D converter (2) is supplied to the subtractor (51).
The detection output from the subtractor (51) to the flip-flop (54) is supplied to the latch circuit (16). Further, the latch circuit (16) is driven by the signal from the timing decoder (32), and the signals detected by the subtractor (51) to the flip-flop (54) are sequentially latched and taken out to the output terminal (18). According to this, the device can be realized with an extremely simple configuration by sharing a circuit.
なおこれらの装置の実施に当たっては、いわゆるMuse
放送のデコーダ装置等にも同様の回路を設ける必要があ
る。その場合にMuse放送のデコーダ装置やMuse方式のVT
Rでは映像信号の処理はディジタルで行われるので、A/D
変換器(2)、PLL(4)、D/A変換器(5)等の回路
は、映像信号処理の回路と共用にして省略することがで
きる。In implementing these devices, the so-called Muse
It is necessary to provide a similar circuit in a broadcast decoder device or the like. In that case, the decoder device of Muse broadcasting and the VT of Muse system
In R, video signal processing is performed digitally, so A / D
Circuits such as the converter (2), the PLL (4), and the D / A converter (5) can be omitted because they are shared with the video signal processing circuit.
この発明によれば、演算手段で順次求められた信号を
映像信号の所定位置に挿入するようにしているので、こ
の信号と演算手段で求められた信号とを比較して容易に
ダビングの可否を判断することができると共に、この演
算手段に映像信号の有効画面の任意の積分変換を含める
ことによって、この信号を他の手段で形成することが極
めて困難になり、解除装置の無断形成を極めて困難にす
ることができるようになった。According to the present invention, the signals sequentially obtained by the calculating means are inserted into predetermined positions of the video signal, so that it is possible to easily determine whether dubbing is possible by comparing this signal with the signal obtained by the calculating means. In addition to being able to judge and including any integral conversion of the effective screen of the video signal in this calculating means, it is extremely difficult to form this signal by other means, and it is extremely difficult to form the release device without permission. You can now.
第1図は本発明による映像信号のダビング防止装置のダ
ビングを可とするための信号を生成して映像信号の所定
位置に挿入するための装置の一例の構成図、第2図は信
号の生成の手順を示す線図、第3図は映像信号の例を示
す波形図、第4図はダビングの可否の判別をなすための
装置の一例の構成図、第5図〜第7図はそれぞれMuse方
式におけるVTRの記録パターン及び再生信号の例を示す
線図、第8図、第9図はそれぞれMuse方式における映像
信号のダビング防止装置のダビングを可とするための信
号を生成して映像信号の所定位置に挿入するための装置
の一例の構成図である。 (1)(11)は入力端子、(2)(12)はA/D変換器、
(3)は演算手段、(4)(14)はPLL、(5)はD/A変
換器、(6)はスイッチ、(7)(17)は出力端子、
(16)はラッチ回路、(31a)〜(31p)は乗算器、(3
2)はタイミングデコーダ、(33)はリードオンリーメ
モリ、(34a)〜(34p)は加算器、(35a)〜(35p)は
レジスタ、(36)はシフトレジスタ、(51)は減算器、
(52a)(52b)はディジタル比較器、(53)はナンド回
路、(54)はフリップフロップである。FIG. 1 is a block diagram of an example of an apparatus for generating a signal for enabling dubbing and inserting it into a predetermined position of a video signal by a video signal dubbing prevention apparatus according to the present invention, and FIG. FIG. 3 is a waveform diagram showing an example of a video signal, FIG. 4 is a configuration diagram of an example of a device for determining whether dubbing is possible or not, and FIGS. 8 and 9 are diagrams showing an example of a VTR recording pattern and a reproduction signal in the system, respectively. FIGS. FIG. 2 is a configuration diagram of an example of a device for inserting the device at a predetermined position. (1) (11) is an input terminal, (2) and (12) are A / D converters,
(3) arithmetic means, (4) (14) PLL, (5) D / A converter, (6) switch, (7) (17) output terminals,
(16) is a latch circuit, (31a) to (31p) are multipliers, (3
2) is a timing decoder, (33) is a read-only memory, (34a) to (34p) are adders, (35a) to (35p) are registers, (36) is a shift register, (51) is a subtractor,
(52a) and (52b) are digital comparators, (53) is a NAND circuit, and (54) is a flip-flop.
Claims (2)
器と、 上記A/D変換器の出力が供給される複数の乗算器と、 上記入力映像信号の有効画面の水平及び垂直アドレス信
号を供給するアドレス供給手段と、 上記アドレス供給手段からの上記アドレスに応じて上記
複数の乗算器に変換用の係数を供給するメモリと、 上記複数の乗算器の出力をそれぞれ積分する複数の積分
手段と、 上記複数の積分手段の出力をアナログ化するD/A変換器
と、 上記D/A変換器の出力を上記入力映像信号の所定位置に
挿入する挿入手段と、 を備える映像信号のダビング防止装置。An A / D converter for digitizing an input video signal, a plurality of multipliers to which an output of the A / D converter is supplied, and a horizontal and vertical address signal of an effective screen of the input video signal Address supply means for supplying a coefficient for conversion to the plurality of multipliers in accordance with the address from the address supply means, and a plurality of integration means for respectively integrating outputs of the plurality of multipliers A D / A converter that converts the outputs of the plurality of integration means into analog, and an insertion means that inserts the output of the D / A converter into a predetermined position of the input video signal. apparatus.
器と、 上記A/D変換器の出力が供給される複数の乗算器と、 上記入力映像信号の有効画面の水平及び垂直アドレス信
号を供給するアドレス供給手段と、 上記アドレス供給手段からの上記アドレスに応じて上記
複数の乗算器に変換用の係数を供給するメモリと、 上記複数の乗算器の出力をそれぞれ積分する複数の積分
手段と、 上記複数の積分手段の出力と上記入力映像信号の所定位
置に挿入された信号を上記A/D変換器によりディジタル
化した信号とを比較する比較手段とを備え、 上記2つの信号が一致しないときにダビングを不可とな
すようにした映像信号のダビング防止装置。2. An A / D converter for digitizing an input video signal, a plurality of multipliers to which the output of the A / D converter is supplied, and a horizontal and vertical address signal of an effective screen of the input video signal. Address supply means for supplying a coefficient for conversion to the plurality of multipliers in accordance with the address from the address supply means, and a plurality of integration means for respectively integrating outputs of the plurality of multipliers And comparing means for comparing the output of the plurality of integrating means with a signal obtained by digitizing the signal inserted at a predetermined position of the input video signal by the A / D converter, wherein the two signals match. An apparatus for preventing dubbing of a video signal in which dubbing is disabled when not performed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142525A JP3038799B2 (en) | 1990-05-31 | 1990-05-31 | Video signal dubbing prevention device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142525A JP3038799B2 (en) | 1990-05-31 | 1990-05-31 | Video signal dubbing prevention device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435584A JPH0435584A (en) | 1992-02-06 |
| JP3038799B2 true JP3038799B2 (en) | 2000-05-08 |
Family
ID=15317387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142525A Expired - Fee Related JP3038799B2 (en) | 1990-05-31 | 1990-05-31 | Video signal dubbing prevention device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038799B2 (en) |
-
1990
- 1990-05-31 JP JP2142525A patent/JP3038799B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435584A (en) | 1992-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100328211B1 (en) | Image information transmission method, image information recording device and image information playback device | |
| US5134496A (en) | Bilateral anti-copying device for video systems | |
| EP0838946B1 (en) | Video duplication control system | |
| KR950034238A (en) | Device to prevent illegal dubbing and to play digital video and audio signals | |
| HU221769B1 (en) | Apparatus and method for playing digitally recorded matter on stoing medium containing information for preventing copying | |
| JPH0654289A (en) | Video signal recording device and reproducing device | |
| US6819765B1 (en) | Video-signal output apparatus, video-signal input apparatus, and scramble method, and descramble method | |
| JPH09247708A (en) | Video signal processing device, video signal processing method, video signal recording / reproducing device, and recording medium | |
| US4888649A (en) | Noncopiably recorded videotape and noncopiably videotape-recording system | |
| JPH07274110A (en) | Image signal processor | |
| EP0840507B1 (en) | Control of image duplication | |
| JP3038799B2 (en) | Video signal dubbing prevention device | |
| JP2943244B2 (en) | Video signal dubbing prevention device | |
| EP0848550A1 (en) | Video signal transmission method, superimposed information extracting method, video signal output device, video signal recording device, and video signal recording medium | |
| JPH10178656A (en) | Video signal processing apparatus, video signal processing method, and recording medium | |
| JP2890924B2 (en) | Surveillance video recording device | |
| JP3156893B2 (en) | Video signal output device | |
| CA2243280C (en) | Method and apparatus for improving the effects of color burst modifications to a video signal | |
| JP3570403B2 (en) | Video signal recording method and video signal recording device | |
| JP3381165B2 (en) | Video signal transmission method, video signal recording method, video signal reproduction method, video signal recording device, and video signal reproduction device | |
| JP3381164B2 (en) | Video signal transmission method, video signal recording method, video signal reproduction method, video signal recording device, and video signal reproduction device | |
| JP3570402B2 (en) | Video signal processing method, video signal reproduction method, video signal processing device, and video signal reproduction device | |
| JPH05122650A (en) | Video signal recording / reproducing device with copy protection function | |
| JP2000316135A (en) | Copy protection device | |
| JPH05292501A (en) | Method and apparatus for correcting missing signal of storage medium |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |