JP3053466B2 - 符号化装置 - Google Patents
符号化装置Info
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- JP3053466B2 JP3053466B2 JP3178307A JP17830791A JP3053466B2 JP 3053466 B2 JP3053466 B2 JP 3053466B2 JP 3178307 A JP3178307 A JP 3178307A JP 17830791 A JP17830791 A JP 17830791A JP 3053466 B2 JP3053466 B2 JP 3053466B2
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- Transforming Light Signals Into Electric Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号を入力し
てＰＣＭ符号化もしくはＤＰＣＭ符号化する符号化装置
に関するものである。
てＰＣＭ符号化もしくはＤＰＣＭ符号化する符号化装置
に関するものである。
【０００２】更に詳述すれば、本発明は、例えば光セン
サからの出力信号を符号化してコンピュータの入力デー
タを生成するのに好適な、符号化装置に関するものであ
る。
サからの出力信号を符号化してコンピュータの入力デー
タを生成するのに好適な、符号化装置に関するものであ
る。
【０００３】
【従来の技術】従来、光センサからの出力信号を符号化
する場合、システムに必要な精度に応じたアナログ・デ
ィジタル変換器（以下、ＡＤＣという）を用い符号化し
ている。
する場合、システムに必要な精度に応じたアナログ・デ
ィジタル変換器（以下、ＡＤＣという）を用い符号化し
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では次のような欠点があった。
来例では次のような欠点があった。
【０００５】１）高速（２０Ｍｂｐｓ程度のＡＤＣに関
し、８ビットまでは廉価のものが入手できるが、１０ビ
ット以上の精度をもったＡＤＣは非常に高価となる。
し、８ビットまでは廉価のものが入手できるが、１０ビ
ット以上の精度をもったＡＤＣは非常に高価となる。
【０００６】２）光センサ出力信号をコンピュータで処
理し、モニターテレビもしくはプリンタ等に出力すると
き、３〜４ビットのビット落ちが処理過程で発生し、セ
ンサ出力信号の精度が８ビットのときには画質の劣化が
生じる。
理し、モニターテレビもしくはプリンタ等に出力すると
き、３〜４ビットのビット落ちが処理過程で発生し、セ
ンサ出力信号の精度が８ビットのときには画質の劣化が
生じる。
【０００７】以上の理由により、光センサ出力信号の符
号化精度としては１２ビット以上が望ましく、それを安
いコストで実現する必要がある。
号化精度としては１２ビット以上が望ましく、それを安
いコストで実現する必要がある。
【０００８】よって本発明の目的は上述の点に鑑み、簡
易な構成にも拘らず高精度の符号化出力を可能とした符
号化装置を提供することにある。
易な構成にも拘らず高精度の符号化出力を可能とした符
号化装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、サンプル化さ
れたアナログ信号を第１の入力端に入力する減算手段
と、前記減算手段の出力をｍビットのデジタル信号に変
換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段の出力を
第１の入力端に入力する加算手段と、前記加算手段の出
力を入力するｎビット（ｎ＞ｍ）の記憶手段と、前記記
憶手段のｎビット出力を前記加算手段の第２の入力端に
供給する手段と、前記記憶手段のｎビット出力をアナロ
グ信号に変換して前記減算手段の第２の入力端に供給す
るＤ／Ａ変換手段とを備え、ｍビットのＰＣＭ符号，ｎ
ビットのＰＣＭ符号，（ｍ＋１）ビットのＤＰＣＭ符号
あるいは（ｍ−１）ビットのＰＣＭ符号，ｎビットのＰ
ＣＭ符号，ｍビットのＤＰＣＭ符号を発生するものであ
る。
れたアナログ信号を第１の入力端に入力する減算手段
と、前記減算手段の出力をｍビットのデジタル信号に変
換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段の出力を
第１の入力端に入力する加算手段と、前記加算手段の出
力を入力するｎビット（ｎ＞ｍ）の記憶手段と、前記記
憶手段のｎビット出力を前記加算手段の第２の入力端に
供給する手段と、前記記憶手段のｎビット出力をアナロ
グ信号に変換して前記減算手段の第２の入力端に供給す
るＤ／Ａ変換手段とを備え、ｍビットのＰＣＭ符号，ｎ
ビットのＰＣＭ符号，（ｍ＋１）ビットのＤＰＣＭ符号
あるいは（ｍ−１）ビットのＰＣＭ符号，ｎビットのＰ
ＣＭ符号，ｍビットのＤＰＣＭ符号を発生するものであ
る。
【００１０】
【作用】本発明では、差分符号化方法を用いることによ
り、ｍビット（例えば８ビット）のＡ／Ｄ変換手段を用
いながら、ｎビット（例えば１２ビット）精度の出力が
得られる。
り、ｍビット（例えば８ビット）のＡ／Ｄ変換手段を用
いながら、ｎビット（例えば１２ビット）精度の出力が
得られる。
【００１１】
【実施例】以下、本発明の実施例を詳説する。
【００１２】実施例１ 図１に本発明の一実施例を示す。この実施例では、ＣＣ
Ｄラインセンサ２の出力を符号化する場合について説明
する。
Ｄラインセンサ２の出力を符号化する場合について説明
する。
【００１３】本実施例は従来モードと高階調モードの２
つのモードを有し、それらの特性を図２に示した。
つのモードを有し、それらの特性を図２に示した。
【００１４】ＣＣＤラインセンサ２において、センサ２
Ａの出力電荷はＦＤＡ（Floating Diffusion Amplifie
r）２Ｂで電圧に変換される。その後、サンプル・アン
ド・ホールド（Ｓ／Ｈ）回路４を介して減算器６に入力
され、さらに絶対値回路８を介してＡ／Ｄコンバータ
（以下、ＡＤＣという）１０でディジタル信号に変換さ
れる。絶対値回路８で得られた＋／−符号は乗算器１２
に入力され、符号を付加された後に加算器１４を介して
図４に示した１２ビットのメモリ１６に記憶される。
Ａの出力電荷はＦＤＡ（Floating Diffusion Amplifie
r）２Ｂで電圧に変換される。その後、サンプル・アン
ド・ホールド（Ｓ／Ｈ）回路４を介して減算器６に入力
され、さらに絶対値回路８を介してＡ／Ｄコンバータ
（以下、ＡＤＣという）１０でディジタル信号に変換さ
れる。絶対値回路８で得られた＋／−符号は乗算器１２
に入力され、符号を付加された後に加算器１４を介して
図４に示した１２ビットのメモリ１６に記憶される。
【００１５】メモリ１６の出力はＤ／Ａコンバータ（以
下、ＤＡＣという）１８と加算器１４に送られる。この
ＤＡＣ１８は１２ビット入力をアナログ信号に変換して
減算器６に加える。
下、ＤＡＣという）１８と加算器１４に送られる。この
ＤＡＣ１８は１２ビット入力をアナログ信号に変換して
減算器６に加える。
【００１６】次に、本実施例の動作を説明する。
【００１７】従来モードでは、精度８ビット，出力形式
は８ビットＰＣＭで端子１から出力される。このときシ
ステム制御部２０でメモリ１６をリセット状態に保持
し、ＤＡＣ１８の出力は零となる。
は８ビットＰＣＭで端子１から出力される。このときシ
ステム制御部２０でメモリ１６をリセット状態に保持
し、ＤＡＣ１８の出力は零となる。
【００１８】またＡＤＣ１０の変換基準電圧Ｖref ＝Ｖ
drとする。このＶdrは図３に示したように、符号のダイ
ナミックレンジを示す。この従来モードでは、イメージ
センサ２Ａの出力信号が、８ビット精度で得られる。
drとする。このＶdrは図３に示したように、符号のダイ
ナミックレンジを示す。この従来モードでは、イメージ
センサ２Ａの出力信号が、８ビット精度で得られる。
【００１９】高階調モードでは、精度１２ビット，出力
形式は１２ビットＰＣＭ又は９ビットＤＰＣＭとなり、
端子３および２よりそれぞれ出力される。このときシス
テム制御部２０では、第１の画素に対して２サイクルで
符号化を行う。
形式は１２ビットＰＣＭ又は９ビットＤＰＣＭとなり、
端子３および２よりそれぞれ出力される。このときシス
テム制御部２０では、第１の画素に対して２サイクルで
符号化を行う。
【００２０】まず第１の画素信号をサンプル・ホールド
し、Ｖref ＝ＶdrにしてＡ／Ｄ変換を行い、その出力の
上位４ビットをメモリ１６の上位８〜１１に入力し、次
のサイクルではＶref ＝Ｖdr／１６としてメモリ１６の
下位０〜７に入力する（図４参照）。
し、Ｖref ＝ＶdrにしてＡ／Ｄ変換を行い、その出力の
上位４ビットをメモリ１６の上位８〜１１に入力し、次
のサイクルではＶref ＝Ｖdr／１６としてメモリ１６の
下位０〜７に入力する（図４参照）。
【００２１】次に、センサ２Ａの第２画素信号をＳ／Ｈ
回路４で取り込み、前画素との差分を求め、その値をメ
モリ１６にアキュムレートしてゆく。この様子を図３を
用いて説明する。
回路４で取り込み、前画素との差分を求め、その値をメ
モリ１６にアキュムレートしてゆく。この様子を図３を
用いて説明する。
【００２２】画素（ｉ）の信号ＶがＳ／Ｈ回路４でホー
ルドされているとき、メモリ１６の出力は画素（ｉ−
１）の信号Ｖi-1 が記憶されている。減算器６の出力は
Ｖi −Ｖi-1 ＝ΔＶi となり、絶対値がとられ、ＡＤＣ
１０でディジタル化されメモリ１６にアキュムレートさ
れる。かくして、出力端子２にはΔＶi 、出力端子３に
はＶi の信号がそれぞれ９ビット，１２ビットで得られ
る。
ルドされているとき、メモリ１６の出力は画素（ｉ−
１）の信号Ｖi-1 が記憶されている。減算器６の出力は
Ｖi −Ｖi-1 ＝ΔＶi となり、絶対値がとられ、ＡＤＣ
１０でディジタル化されメモリ１６にアキュムレートさ
れる。かくして、出力端子２にはΔＶi 、出力端子３に
はＶi の信号がそれぞれ９ビット，１２ビットで得られ
る。
【００２３】以上はラインセンサの場合について説明し
たが、エリアセンサの場合も同様に適応できる。
たが、エリアセンサの場合も同様に適応できる。
【００２４】また精度は８，１２ビットの場合について
説明したが、他の値の組合わせにも容易に拡張できる。
説明したが、他の値の組合わせにも容易に拡張できる。
【００２５】実施例２ 図５は、本発明の第２の実施例を示す。本実施例では、
ＡＤＣ１０’として両極性の８ビットＡＤＣを用いる。
ＡＤＣ１０’として両極性の８ビットＡＤＣを用いる。
【００２６】先の実施例１と異なる点を図６に示した。
この場合、高階調モードのＤＰＣＭ符号は８ビットとな
り、従来のコンピュータ並列ＩＦがそのまま使えるとい
う利点がある。
この場合、高階調モードのＤＰＣＭ符号は８ビットとな
り、従来のコンピュータ並列ＩＦがそのまま使えるとい
う利点がある。
【００２７】実施例の効果 以上説明したように光センサの読取り符号化を行う場
合、８ビットのＡＤＣを用い、１２ビット精度の符号化
が可能になった。しかも、コスト的には１２ビットＡＤ
Ｃを用いるより大幅に廉価にすることができた。
合、８ビットのＡＤＣを用い、１２ビット精度の符号化
が可能になった。しかも、コスト的には１２ビットＡＤ
Ｃを用いるより大幅に廉価にすることができた。
【００２８】またＤＰＣＭ信号を用いれば、コンピュー
タに接続するとき、並列インターフェース（ＳＣＳＩ
等）がそのまま利用できるという利点もある。さらに、
従来データも容易に得られるので、システムとの互換性
にも優れている。
タに接続するとき、並列インターフェース（ＳＣＳＩ
等）がそのまま利用できるという利点もある。さらに、
従来データも容易に得られるので、システムとの互換性
にも優れている。
【００２９】
【発明の効果】以上述べたとおり本発明では、差分符号
化法を用いることにより、ｍビットのＡ／Ｄ変換手段を
用いながらｎビット精度（ｎ＞ｍ）の出力が得られるの
で、廉価な高性能符号化装置を実現することができる。
化法を用いることにより、ｍビットのＡ／Ｄ変換手段を
用いながらｎビット精度（ｎ＞ｍ）の出力が得られるの
で、廉価な高性能符号化装置を実現することができる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における動作モードを示す図であ
る。
る。
【図３】図１の動作を示す波形図である。
【図４】図１に示したメモリ１６の構成図である。
【図５】本発明の第２の実施例を示すブロック図であ
る。
る。
【図６】第２の実施例における動作モードを示す図であ
る。
る。
２ ＣＣＤラインセンサ ４ サンプル／ホールド回路 ６ 減算器 ８ 絶対値回路 １０ Ａ／Ｄコンバータ １２ 乗算器 １４ 加算器 １６ メモリ １８ Ｄ／Ａコンバータ ２０ システム制御部 ２２ 基準電圧発生回路 ２４ ＣＣＤドライバ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/04 H03M 1/12 H03M 1/14 H03M 1/20 H03M 7/36
Claims (4)
- 【請求項１】 サンプル化されたアナログ信号を第１の
入力端に入力する減算手段と、 前記減算手段の出力をｍビットのデジタル信号に変換す
るＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段の出力を第１の入力端に入力する加
算手段と、 前記加算手段の出力を入力するｎビット（ｎ＞ｍ）の記
憶手段と、 前記記憶手段のｎビット出力を前記加算手段の第２の入
力端に供給する手段と、 前記記憶手段のｎビット出力をアナログ信号に変換して
前記減算手段の第２の入力端に供給するＤ／Ａ変換手段
とを備え、ｍビットのＰＣＭ符号，ｎビットのＰＣＭ符
号，（ｍ＋１）ビットのＤＰＣＭ符号あるいは（ｍ−
１）ビットのＰＣＭ符号，ｎビットのＰＣＭ符号，ｍビ
ットのＤＰＣＭ符号を発生することを特徴とする符号化
装置。 - 【請求項２】 請求項１において、前記記憶手段の出力
を零にすることにより、ｍビットのＰＣＭ符号を得るこ
とを特徴とする符号化装置。 - 【請求項３】 請求項１において、ＤＰＣＭ符号化を行
う場合、第１の画素信号に対しまず前記Ａ／Ｄ変換手段
の基準電圧を２(n-m) 倍して量子化を行い、その後指定
の基準電圧に戻量子化を行うことを特徴とする符号化装
置。 - 【請求項４】 請求項１において、前記Ａ／Ｄ変換手段
として両極性のものを用い、（ｍ−１）ビットのＰＣＭ
符号，ｎビットのＰＣＭ符号，ｍビットのＤＰＣＭ符号
を発生することを特徴とする符号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178307A JP3053466B2 (ja) | 1991-07-18 | 1991-07-18 | 符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178307A JP3053466B2 (ja) | 1991-07-18 | 1991-07-18 | 符号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529945A JPH0529945A (ja) | 1993-02-05 |
| JP3053466B2 true JP3053466B2 (ja) | 2000-06-19 |
Family
ID=16046191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178307A Expired - Fee Related JP3053466B2 (ja) | 1991-07-18 | 1991-07-18 | 符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3053466B2 (ja) |
-
1991
- 1991-07-18 JP JP3178307A patent/JP3053466B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529945A (ja) | 1993-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |