JP3067458B2 - ３次元グラフィックス描画装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワークステーションな
どに搭載されて３次元画像の表示を行う３次元グラフィ
ックス描画装置に関する。機械系ＣＡＤや建築系ＣＡＤ
の３次元表示には、高価なグラフィックワークステーシ
ョンが用いられてきている。しかし、ワークステーショ
ンの低価格化に伴い、遅くても良いから設計結果を３次
元で確認できるような使い方が要求され、低価格のワー
クステーションに合致する低価格の３次元グラフィック
ス描画装置が求められている。

【０００２】

【従来の技術】図５は、従来のワークステーションに搭
載された３次元グラフィックス描画機構を示す。図５に
おいて、中央処理装置（以下「ＣＰＵ」という）のバス
１２には、主記憶制御装置（ＭＣＵ）１６を介して主記
憶装置（ＭＳＵ）１８が接続され、また３次元描画機構
６２が接続される。

【０００３】３次元描画機構６２には、３次元画像デー
タの内の２次元表示座標（ｘ，ｙ）に対応した画素デー
タ（例えばＲＧＢ色値）を画面単位に格納するフレーム
メモリ２２，２４，２６と、３次元画像データの内の奥
行き成分であるｚ値を画面単位に格納するＺバッファメ
モリ７０，７２，７４が設けられる。ＣＰＵ１０は微小
な三角形や四辺形を用いたポリゴンの集合で表現した３
次元物体を扱っており、各ポリゴンは頂点座標（ｘ，
ｙ，ｚ）と各頂点の色値例えばＲＧＢデータで構成され
る。３次元物体の描画時、ＣＰＵ１０はポリゴンの頂点
座標（ｘ，ｙ，ｚ）からポリゴンの面を埋める画素に展
開し、画素座標（ｘ，ｙ，ｚ）とＲＧＢ画素データを各
画素ごとに３次元描画データとして３次元描画機構に供
給する。尚、ポリゴン頂点の３次元座標はデータ量を節
減するため、相対座標として扱えるベクトルデータの形
態をとっている。

【０００４】３次元描画機構６２は、例えば描画画面の
２次元座標（ｘ，ｙ）によるアドレス指定でＲＧＢ画素
データをフレームメモリ２２に書込むと同時に、同じ２
次元座標（ｘ，ｙ）によるアドレス指定でＺバッファメ
モリ７０に画素の奥行き座標（ｚ１）を書込む。また別
の描画画面について同様にして２次元座標（ｘ，ｙ）に
よるアドレス指定でＲＧＢ画素データを別のフレーム２
４に書込み、同時にＺバッファメモリ７２への奥行き座
標（ｚ２）を書込む。

【０００５】フレームメモリ２２，２４に描画が済んだ
後の画面合成は、３次元描画機構６２及びフレームメモ
リ２２，２４に対応するＺバッファ７０，７２の奥行き
座標（ｚ１，ｚ２）を画素ごとに読出して比較し、手前
に位置する画素を有効としてフレームメモリ２２または
２４のＲＧＢ画素データを読出し、合成画面を格納する
フレームメモリ２６に書込んで描画する。フレームメモ
リ２６に対する合成画像の描画が済むと、表示制御部２
８による読出しで合成画像がカラーディスプレイ３０に
表示される。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のワークステーションに搭載された３次元グラ
フィックス描画装置にあっては、２次元座標（ｘ，ｙ）
でアドレス指定されるフレームメモリに加え、全く同じ
アドレス指定で奥行き座標（ｚ）を格納するＺバッファ
メモリをもっていることから、２次元描画装置に比べＺ
バッファメモリを別に設けた分、メモリ容量が増加して
コストアップにつながる結果となり、低価格機には適さ
ない問題があった。

【０００７】この問題を解決するため、Ｚバッファメモ
リをＣＰＵ１０の主記憶装置１８上に置くことが考えら
れる。しかし、ＺバッファメモリをＣＰＵ１０の主記憶
装置１８上に置くと、Ｚバッファメモリへのアクセスが
ＣＰＵ１０のバス経由となり、アクセスがどうしても遅
くなって、描画性能を落としてしまう。また、主記憶装
置１８の０番地以降の固定領域にＺバッファ領域を確保
する場合、奥行き方向で合成する最大画面数に応じた大
きさの領域として確保しなければならず、通常、主記憶
装置１８の固定領域は初期化プログラムなどが格納され
ている領域であり、固定領域が制約される不都合があ
る。また合成画面数が少ない場合には、使用されない空
き領域が多くなり、主記憶装置１８の利用効率が低いと
いう問題がある。

【０００８】本発明は、このような従来の問題点に鑑み
てなされたもので、Ｚバッファを主記憶装置に配置して
低価格化を図っても、描画性能を劣化させることのない
３次元描画装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】図１は本発明の原理説明
図である。本発明の３次元グラフィック描画装置は、メ
インバス１２およびローカルバス３２を備えた３次元描
画機構２０と、メインバス１２を介して３次元描画機構
２０に３次元描画データ（ｘ，ｙ，ｚ画素座標、及び画
素色値）を供給するＣＰＵ（中央処理装置）１０と、メ
インバス１２によるＣＰＵ１０からのアクセスとローカ
ルバス３２による３次元描画機構２０からのアクセスを
選択的に受ける主記憶制御装置１６と、ＣＰＵ１０で扱
う情報に加えて予め割当てられた所定の領域３４に３次
元描画機構２０で扱う描画情報を記憶する主記憶装置１
８とを備えたことを特徴とする。

【００１０】即ち、３次元描画機構２０は、主記憶装置
１８に割当てた描画情報格納領域３４を指定して画面単
位に３次元画像の奥行情報（Ｚ値）を書込み、複数の３
次元画像情報を合成する際に、主記憶装置１８の奥行情
報を読出して比較し、最も手前に位置する画像情報を選
択して描画する奥行制御手段３６を備えたことを特徴と
する。

【００１１】この奥行制御手段３６は、主記憶装置１８
に割当てた描画情報格納領域３４の先頭位置を指定する
オフセットアドレスを上位アドレスとして格納し、２次
元表示座標で指定される描画位置を示すフレームメモリ
のＸアドレスとＹアドレスを下位アドレスとして格納す
るアドレスレジスタを備え、このアドレスレジスタの格
納アドレスを用いて主記憶装置１８をローカルバス３２
を介して直接アクセスする。

【００１２】また奥行制御手段３６に設けたアドレスレ
ジスタのオフセットアドレスは、ＣＰＵ１０の初期化プ
ログラムあるいはＣＰＵ１０が実行するアプリケーショ
クプログラムにより設定することができる。

【００１３】

【作用】このような構成を備えた本発明の３次元グラフ
ィック描画装置によれば、３次元描画機構と主記憶制御
装置との間に特別の高速バスをローカルバス３２として
設けて、主記憶装置のＡバッファ領域を直接アクセス可
能とすることにより、Ｚバッファを主記憶装置上に置い
て低価格化を図っても、高速の描画処理ができる。

【００１４】また３次元描画機構の奥行制御部に、主記
憶装置上のＺバッファ領域の開始位置を指定するオフセ
ットアドレスレジスタを設け、Ｚバッファ領域を主記憶
装置の任意の位置に置けるようにして、メモリ使用の効
率化を図っている。このため三次元描画機構の性能を劣
化することなく、Ｚバッファメモリを不要にして描画機
構を低価格にできる。

【００１５】

【実施例】図２はワークステーションを例にとって本発
明の実施例を示した実施例構成図である。図２におい
て、ワークステーションに設けられたＣＰＵ１０のバス
となるメインバス１２には主記憶制御装置１６を介して
主記憶装置１８が接続されている。更にメインバス１２
には２次記憶装置としてキャッシュメモリ１４が接続さ
れる。ＣＰＵ１０はキャッシュメモリ１４がヒットしな
かった場合にのみ主記憶装置１８をアクセスすることと
なり、キャッシュメモリ１４を設けたことで主記憶装置
１８のアクセス頻度を少なくして高速処理を可能として
いる。

【００１６】ＣＰＵ１０のメインバス１２には３次元描
画機構２０が接続される。３次元描画機構２０には２次
元座標（ｘ，ｙ）によるアドレス指定でＲＧＢ画素デー
タのリード、ライトを行うフレームメモリ２２，２４，
２６が設けられる。フレームメモリの画素データは例え
ばＲ，Ｇ，Ｂの３成分のビットデータで構成された色値
である。

【００１７】３次元画像の合成描画には、少なくとも３
つのフレームメモリが必要であり、このうち２つのフレ
ームメモリは合成前のＲＧＢ画素データを格納し、残り
の１つのフレームメモリは２つの３次元画像を奥行方向
で合成した合成画像のＲＧＢ画素データを格納する。勿
論、説明の都合上、フレームメモリ２２，２４，２６に
分けて示しているが、１つのメモリユニットを３つの領
域に分けて使用してもよい。

【００１８】フレームメモリ２２，２４，２６に続いて
は表示制御部２８が設けられ、２つの画面合成で得られ
た特定のフレームメモリからの合成画像を読み出してア
ナログ信号に変換した後、カラーディスプレイ３０に表
示する。この表示制御部２８には各種の色変換を行うル
ックアップテーブルが設けられている。例えば、３次元
描画機構２０における画素データのビット数を低減する
ためパレット変換機構を採用している場合には、パレッ
トテーブルのアドレスデータとして処理した画素データ
を表示制御部２８のルックアップテーブルで元のＲＧＢ
データに変換する処理を行う。

【００１９】また、カラーディスプレイ３０の場合はＲ
ＧＢデータでよいが、出力装置がＣＭＹＫ空間を用いた
プリンタ装置である場合にはＲＧＢ空間からＣＭＹＫ空
間への色変換を行う。更に、ＲＧＢ空間からＸＹＺ空
間、Ｌ^* ａ^* ｂ^* 空間、あるいはＬ^* ｕ^* ｖ^* 空間、更
には人間の色知覚を反映した色空間として知られる色
素、彩度、明度の３成分を表現するＨＳＢ空間やＳＳＶ
空間等への変換も可能である。更にまた、ＲＧＢ空間が
リニア特性をもっている場合にノンリニア特性に変換し
たり、更には画素データのビット数を増加するビットア
ップを行って色分解能を高めることもできる。

【００２０】３次元描画機構２０はメインバス１２に加
えてローカルバス３２を備えており、メインバス１２を
介してＣＰＵ１０と接続すると同時に、ローカルバス３
２を介して直接、主記憶制御装置１６と接続している。
主記憶制御装置１６はＣＰＵ１０のメインバス１２から
のアクセスと３次元描画機構２０のローカルバス３２か
らのアクセスの両方を受付け、主記憶装置１８のライト
またはリードを行う。

【００２１】当然のことながら、メインバス１２からの
アクセスとローカルバス３２からのアクセスが競合した
場合には、そのときの優先モードの設定に応じ優先度の
高い方のバスアクセスを選択して主記憶装置１８のリー
ドまたはライトを行う。主記憶装置１８内には３次元描
画機構２０に対し予め割り当てられたＺバッファ領域３
４が確保されており、３次元描画装置２０はローカルバ
ス３２を使用して、このＺバッファ領域３４のアクセス
を行う。

【００２２】図３は図２の３次元描画機構及びローカル
バスで接続した主記憶制御装置の詳細を示した実施例構
成図である。図３において、３次元描画機構２０は主記
憶装置１８のＺバッファ領域３４をアクセスするための
アドレスを生成するアドレスレジスタ３８を備える。ア
ドレスレジスタ３８は上位のオフセットアドレス４０
と、下位のＸアドレス４２，Ｙアドレス４４で構成され
る。

【００２３】オフセットアドレス４０には主記憶装置１
８の設けたＺバッファ領域３４の開始位置までのオフセ
ット値がＣＰＵ１０によりセットされる。この実施例で
は、３つのフレームメモリ２２，２４，２６を設けてい
ることから、主記憶装置１８のＺバッファ領域３４は、
各フレームメモリ２２，２４，２６に対応して３つのバ
ッファ領域３４−１，３４−２，３４−３に分割され
る。

【００２４】このためＣＰＵ１０には分割バッファ領域
３４−１〜３４−３に対応した３つオフセット値が準備
され、フレームメモリ２２，２４，２６のアクセスに適
合したオフセット値をオフセットアドレス４０としてオ
フセットレジスタ３８にセットする。このようにＣＰＵ
１０は、必要に応じてオフセットアドレス４０の値を任
意に変更して主記憶装置１８の任意の領域にＺバッファ
領域３４を置くことができる。

【００２５】アドレスレジスタ３８のＸアドレス４２及
びＹアドレス４４にはＣＰＵ１０がフレームメモリ２
２，２４，または２６をアクセスする際のアドレス指定
に使用する２次元座標（ｘ，ｙ）が画素ごとにセットさ
れる。Ｘアドレス４２およびＹアドレス４４の値はフレ
ーム２２，２４または２６の描画アドレスの指定に用い
られると同時に、主記憶装置１８のオフセットアドレス
４０で指定された分割バッファ領域３４−１〜３４−３
のいずれかのｚデータ格納位置のアドレス指定に用いら
れる。

【００２６】ここでＣＰＵ１０は微小な三角形や四辺形
を用いたポリゴンの集合で表現した３次元物体を扱って
おり、各ポリゴンは頂点座標（ｘ，ｙ，ｚ）と各頂点の
色値例えばＲＧＢデータで構成される。３次元物体の描
画する時にＣＰＵ１０は、ポリゴンの頂点座標（ｘ，
ｙ，ｚ）をポリゴンの面を埋める画素に展開し、画素座
標（ｘ，ｙ，ｚ）と画素ＲＧＢデータを各画素ごとに３
次元描画データとして３次元描画機構２０に供給する。

【００２７】３次元描画機構２０はＣＰＵ１０から供給
された３次元描画データ（ｘ，ｙ，ｚ，ＲＧＢ画素デー
タ）の中の２次元座標（ｘ，ｙ）をＸアドレス４２，Ｙ
アドレス４４にセットする。またＣＰＵ１０からのＲＧ
Ｂ画素データはフレーム制御部３４に与えられ、２次元
座標（ｘ，ｙ）によるアドレス指定でフレームメモリ２
２，２４，２６のいずれかに書き込まれる。

【００２８】更に、ＣＰＵ１０から供給された各画素の
奥行き座標を示すｚデータは、奥行制御部３６からロー
カルバス３２を介して主記憶制御装置１６に与えられ、
アドレスレジスタ３８のオフセット値で指定された主記
憶装置１８の分割バッファ領域３４−１〜３４−３のい
ずれかの中にライトされる。即ち、ＣＰＵ１０から供給
されたｚデータはセレクタ５０よりローカルバス３２を
介して主記憶制御装置１６に与えられる。主記憶制御装
置１６にはアドレス用のセレクタ４６とデータ用のセレ
クタ４８が設けられており、メインバス１２またはロー
カルバス３２のいずれかを選択できる。奥行制御部３６
にＣＰＵ１０よりｚデータが供給された状態にあって
は、アドレスレジスタ３８にセットされたオフセットア
ドレス４０の値で分割バッファ領域３４−１〜３４−３
のいずれかが指定され、同時に指定された領域内のＸア
ドレス４２とＹアドレス４４で指定されるアドレスにＣ
ＰＵ１０からのｚデータを書込む。

【００２９】フレームメモリ及びＺバッファ領域３４に
対する３次元描画データの格納後における複数画面の合
成処理、いわゆるマージ制御は、３次元描画機構２０に
設けたレジスタ５４，５６、比較器５８及びフレーム制
御部３４を使用して奥行制御部３６による制御のもとに
行われる。いまフレームメモリ２２に第１画像が描画さ
れ、分割Ｚバッファ領域３４−１にその奥行座標がｚ１
データとして格納され、またフレームメモリ２４に第２
画像が描画され、分割Ｚッファ領域３４−２にその奥行
座標がｚ２データとして格納されていたとする。

【００３０】この状態でＣＰＵ１０がフレームメモリ２
２，２４に格納された２画面を合成するマージ制御を指
示したとすると、ＣＰＵ１０から３次元描画機構２０の
アドレスレジスタ３８にリードアドレスのセットが行わ
れる。すなわち、分割バッファ領域３−１のオフセット
値をセットすると同時に最初の２次元座標（ｘ，ｙ）を
セットし、奥行制御部３６がローカルバス３２を介して
主記憶制御装置１６にリードアクセスを要求する。主記
憶制御装置１６のセレクタ４６はローカルバス３２を介
して供給されるアドレスレジスタ３８のアドレス値を選
択して、フレームメモリ２２に対応した主記憶制御装置
１６の分割バッファ領域３４−１のｚ１データをリード
してレジスタ５４にセットする。

【００３１】続いてオフセットアドレス４０の値をフレ
ームメモリ２４に対応した分割バッファ領域３４−２の
オフセット値に更新し、同じＸアドレス４２とＹアドレ
ス４４の値で領域内のアドレスを指定してｚ２データを
読出し、レジスタ５６にセットする。レジスタ５４，５
６への切替セットはセレクタ５２により行われる。この
ようにして２画面分の同じフレームアドレスのデータ奥
行データｚ１，ｚ２がレジスタ５４，５６にセットでき
たならば、比較器５８が２つの奥行データｚ１，ｚ２を
比較し、比較結果をセレクト情報としてフレーム制御部
３４に出力する。フレーム制御部３４は２つの奥行デー
タｚ１，ｚ２のうちの小さい方、即ち手前に位置する方
を有効として、有効となったフレームメモリ２２または
２４のいずれか一方をそのときのＸアドレス４２及びＹ
アドレス４４で指定してＲＧＢ画素データをリードし、
合成用のフレームメモリ２６の同じくＸアドレス４２と
Ｙアドレス４４で指定される位置に書き込む。

【００３２】このような奥行情報を用いた合成処理を全
画素について行うことで、フレームメモリ２６上に奥行
情報に従って合成された２次元画像データを描画するこ
とができる。フレームメモリ２６に描画された合成画像
データはフレーム周期で表示制御部２８に転送され、ル
ックアップテーブルによる所望の変換後にアナログ信号
に変換され、カラーディスプレイ３０に画像表示を行
う。

【００３３】尚、図２，図３の実施例にあっては、説明
を簡単にするため３つのフレームメモリを設けている
が、フレームメモリの数は３次元描画機構２０で合成す
る奥行画像の数に応じて適宜に定めることができる。ま
た、主記憶装置１８に確保するＺバッファ領域３４は奥
行画像の合成に使用する画面数、即ちフレームメモリの
数に必要な容量だけを確保すればよい。

【００３４】更に、図３の実施例では、主記憶装置１８
のフレームメモリ２２，２２，２４に対応した分割バッ
ファ領域３４−１〜３４−３の切替え指定をオフセット
値の変更で行っているが、オフセット値はＺバッファ領
域３４の先頭位置に固定し、ＸアドレスおよびＹアドレ
スを３つのフレームメモリ２２，２４，２６の連続する
アドレスにしてｚデータのリード、ライトを行ってもよ
い。

【００３５】この場合、アドレスレジスタ３８にセット
したＸアドレス４２とＹアドレス４４は最初のフレーム
メモリ２２以外のフレームメモリ２４、２６のアドレス
指定については、そのまま使用できないことから、先行
するフレームメモリ分のアドレス値を減算した値とすれ
ばよい。図４は本発明の他の実施例を示した実施例構成
図であり、この実施例にあってはＣＰＵ側での処理負担
を軽減するため、３次元描画機構側にポリゴンで表現さ
れた３次元データから画素単位の３次元描画データに展
開する描画演算機構をもたせたことを特徴とする。図４
において、ＣＰＵ１０のメインバス１２にはキャッシュ
メモリ１４と主記憶制御装置１６を介して主記憶装置１
８が設けられる。一方、メインバス１２に対し３次元グ
ラフィックス描画ユニット１００が設けられる。

【００３６】３次元グラフィックス描画ユニット１００
は描画演算機構６０、３次元描画機構６２、描画用のフ
レームメモリ２２，２４、奥行制御機構６４、２次元描
画機構６６、表示用のフレームメモリ２６及び表示制御
部２８で構成される。描画演算機構６０は、ＣＰＵ１０
におけるポリゴンの頂点座標（ｘ，ｙ，ｚ）および頂点
ＲＧＢデータ（色値）で構成された３次元データを受
け、３次元描画に必要な各種の処理を施した後、ポリコ
ンを埋める画素集合となる３次元描画データに展開し、
各画素ごとの画素座標（ｘ，ｙ，ｚ）とＲＧＢ画素デー
タを３次元描画機構６２に供給する。

【００３７】３次元描画機構６２は２次元座標（ｘ，
ｙ）によるアドレス指定でフレームメモリ２２，２４に
対するＲＧＢ画素データの書込みを行い、同時にローカ
ルバス３２で主記憶制御装置１６を経由して主記憶装置
１８のＺバッファ領域３４の中の自己の分割バッファ領
域３４−１，３４−２をアクセスし、フレームメモリ２
２，２４書込画素に対応したｚデータの書込みを行な
う。即ち、３次元描画機構６２は、図３の３次元描画機
構２０に設けた奥行制御部３６のＺバッファ領域３４に
対する書込み制御部としての機能をもつことになる。

【００３８】奥行制御機構６４はフレームメモリ２２，
２４の格納画像の奥行合成を行うもので、フレームメモ
リ２２，２４をリードするＸＹアドレス及びＣＰＵ１０
よりセットされたオフセットアドレスを使用して、ロー
カルバス３２及び主記憶制御装置１６を介して主記憶装
置１８リードアクセスを行う。このリードアクスセでＺ
バッファ領域３４からフレームメモリ２２，２４毎に２
つの奥行データｚ１，ｚ２をリードされ、小さい方の奥
行データに対応したフレームメモリを有効としてＲＧＢ
データを読み出し、２次元描画機構６６に供給する。

【００３９】２次元描画機構６６は奥行制御機構６４か
ら供給されたＲＧＢデータをそのときのＸＹアドレスの
指定で表示用フレームメモリ２６に書き込む。この処理
を１画面分行うことで、フレームメモリ２６に２画面の
奥行き方向の合成画像を得ることができる。２次元描画
機構６６は奥行制御機構６４からの奥行合成画像の表示
用フレームメモリ２６に対する転送書込み以外に、ＣＰ
Ｕ１０のメインバス１２よりウィンド制御を直接受ける
ことができる。この２次元描画機構６６に対し、ＣＰＵ
よりウィンド制御を行っているとき、この実施例にあっ
ては３次元描画側は独立に動作できるため、その間にフ
レームメモリ２２，２４に対する３次元描画を並行して
行うことができる。

【００４０】尚、３次元描画機構６２及び奥行制御機構
６４に使用するプロセッサとしては、メインバス１２と
して使用されるグローバルバスとローカルバス３２を備
え、それぞれのバスを独立に制御可能なＤＳＰなどを使
用すればよい。更に図４の実施例にあっては、３次元グ
ラフィックス描画ユニット１００に描画演算機構６０を
設けたことでＣＰＵ１０の負担を軽減して描画性能を高
めているが、描画演算機構６０の機能をＣＰＵ１０で実
現し、３次元描画機構６２以降を設けたものであっても
よい。

【００４１】また上記の実施例にあっては、主記憶装置
１８のＺバッファ領域３４を１つの領域として示してい
るが、主記憶装置の中にＺバッファ領域を任意に分散し
て配置するようにしてもよい。

【００４２】

【発明の効果】以上説明してきたように本発明によれ
ば、低価格化を図るために３次元描画機構で使用するＺ
バッファを主記憶装置に置いても３次元描画機構からロ
ーカルバスを使用して直接に、主記憶装置をアクセスで
きるため、描画用のメモリ容量の低減による低価格化と
同時に高速の描画処理を実現することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明の実施例構成図

【図３】図２の詳細を示した実施例構成図

【図４】本発明の他の実施例を示した実施例構成図

【図５】従来装置の説明図

【符号の説明】

１０：中央処理装置（ＣＰＵ） １２：メインバス １４：キャッシュメモリ １６：主記憶制御装置（ＭＣＵ） １８：主記憶装置（ＭＳＵ） ２０：３次元描画機構 ２２，２４，２６：フレームメモリ ２８：表示制御機構 ３０：カラーディスプレイ ３２：ローカルバス ３４：Ｚバッファ領域（描画情報格納領域） ３６：奥行制御部 ３８：アドレスレジスタ ４０：オフセットアドレス ４２：Ｘアドレス ４４：Ｙアドレス ４６，４８，５０，５２：セレクタ ５４，５６：レジスタ ５８：比較器 ６０：描画演算機構 ６２：３次元描画機構 ６４：奥行制御機構 ６６：２次元描画機構

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】メインバスおよびローカルバスを備えた３
   次元描画機構と、 前記メインバスを介して前記３次元描画機構に３次元描
   画データを供給する中央処理装置と、 前記メインバスによる前記中央処理装置からのアクセス
   と、前記ローカルバスによる前記３次元描画機構からの
   アクセスを選択的に受ける主記憶装置と、 前記中央処理装置で扱う情報に加えて予め割当てられた
   所定の領域に前記３次元描画機構で扱う描画情報を記憶
   した主記憶装置とから構成され、 前記３次元描画機構は、前記主記憶装置に割当てた描画
   情報格納領域を指定して画面単位に３次元画像の奥行情
   報を書込み、複数画面の２次元画像情報を合成する際
   に、前記主記憶装置の奥行情報を読出して比較し、最も
   手前に位置する画像情報を選択して描画する奥行制御手
   段を備え、 前記奥行制御手段は、前記主記憶装置に割当てた描画情
   報格納領域の先頭位置を指定するオフセットアドレスを
   上位アドレスとして格納し、２次元表示座標で指定され
   る描画位置を示すＸアドレスとＹアドレスを下位アドレ
   スとして格納するアドレスレジスタを備え、該アドレス
   レジスタの格納アドレスを用いて前記主記憶装置をアク
   セス することを特徴とする３次元グラフィックス描画装
   置。
2. 【請求項２】請求項１記載の３次元グラフィックス描画
   装置に於いて、前記アドレスレジスタのオフセットアド
   レスを、前記中央処理装置の初期化プログラムあるいは
   中央処理装置が実行するアプリケーションプログラムに
   より設定することを特徴とする３次元グラフィックス描
   画装置。