JP3072293B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、高誘電率を有する
誘電体膜または強誘電体膜を容量絶縁膜とする容量素子
を内蔵する半導体装置の製造方法に関する。
誘電体膜または強誘電体膜を容量絶縁膜とする容量素子
を内蔵する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、民生用電子機器の高度化に伴い電
子機器から発生される電磁波雑音である不要輻射が大き
な問題になっており、この不要輻射低減対策として高誘
電率を有する誘電体膜（以下高誘電体膜という）を容量
絶縁膜とする大容量の容量素子を半導体集積回路に内蔵
する技術が注目を浴びている。また、従来にない低動作
電圧、高速書き込みおよび高速読み出し可能な不揮発性
ＲＡＭの実用化を目指し、自発分極特性を有する強誘電
体膜を容量絶縁膜とする容量素子を半導体集積回路上に
形成するための技術開発が盛んに行われている。
子機器から発生される電磁波雑音である不要輻射が大き
な問題になっており、この不要輻射低減対策として高誘
電率を有する誘電体膜（以下高誘電体膜という）を容量
絶縁膜とする大容量の容量素子を半導体集積回路に内蔵
する技術が注目を浴びている。また、従来にない低動作
電圧、高速書き込みおよび高速読み出し可能な不揮発性
ＲＡＭの実用化を目指し、自発分極特性を有する強誘電
体膜を容量絶縁膜とする容量素子を半導体集積回路上に
形成するための技術開発が盛んに行われている。
【０００３】以下従来の半導体装置についてその製造方
法とともに、図面を参照しながら説明する。
法とともに、図面を参照しながら説明する。
【０００４】図６（ａ）〜（ｃ）は従来の半導体装置の
製造工程における工程断面図である。まず図６（ａ）に
示すように、シリコン基板１の上に分離酸化膜２、高濃
度領域３、ゲート絶縁膜４、ゲート電極５、層間絶縁膜
６を形成する。この層間絶縁膜６の上に下電極７、容量
絶縁膜８および上電極９からなる容量素子１０を形成す
る。一般に容量絶縁膜８の熱処理は、容量絶縁膜８を形
成した直後またはパターンを形成した後に行われる。な
お容量絶縁膜８は強誘電体膜または高誘電体膜からな
り、下電極７および上電極９は容量絶縁膜８に接する側
から順に白金膜、チタン膜で構成される。次に図６
（ｂ）に示すように、全面に酸化珪素膜などの第１の保
護膜１１を形成した後、半導体集積回路の高濃度領域３
に通じるコンタクトホール１２ａ、容量素子１０の下電
極７および上電極９にそれぞれ通じるコンタクトホール
１２ｂを形成する。次に図６（ｃ）に示すように、金属
配線１３ａ，１３ｂを形成した後、第２の保護膜１４を
形成する。第２の保護膜１４としては、シリコン基板
１、容量素子１０および金属配線１３ａ，１３ｂへの水
分の浸入を防止するためにプラズマＣＶＤ法により形成
された耐湿性の高い窒化珪素膜または窒化酸化珪素膜が
用いられる。
製造工程における工程断面図である。まず図６（ａ）に
示すように、シリコン基板１の上に分離酸化膜２、高濃
度領域３、ゲート絶縁膜４、ゲート電極５、層間絶縁膜
６を形成する。この層間絶縁膜６の上に下電極７、容量
絶縁膜８および上電極９からなる容量素子１０を形成す
る。一般に容量絶縁膜８の熱処理は、容量絶縁膜８を形
成した直後またはパターンを形成した後に行われる。な
お容量絶縁膜８は強誘電体膜または高誘電体膜からな
り、下電極７および上電極９は容量絶縁膜８に接する側
から順に白金膜、チタン膜で構成される。次に図６
（ｂ）に示すように、全面に酸化珪素膜などの第１の保
護膜１１を形成した後、半導体集積回路の高濃度領域３
に通じるコンタクトホール１２ａ、容量素子１０の下電
極７および上電極９にそれぞれ通じるコンタクトホール
１２ｂを形成する。次に図６（ｃ）に示すように、金属
配線１３ａ，１３ｂを形成した後、第２の保護膜１４を
形成する。第２の保護膜１４としては、シリコン基板
１、容量素子１０および金属配線１３ａ，１３ｂへの水
分の浸入を防止するためにプラズマＣＶＤ法により形成
された耐湿性の高い窒化珪素膜または窒化酸化珪素膜が
用いられる。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、プラズマＣＶＤ法により窒化珪素膜または
窒化酸化珪素膜を形成する際に発生する活性な水素原
子、ラジカルまたはイオン等により酸化物である容量絶
縁膜を構成する強誘電体膜または高誘電体膜が還元さ
れ、それらの電気抵抗が急激に低下するために、容量素
子のリーク電流が増加し、さらには絶縁耐圧が低下する
という課題を有していた。
の構成では、プラズマＣＶＤ法により窒化珪素膜または
窒化酸化珪素膜を形成する際に発生する活性な水素原
子、ラジカルまたはイオン等により酸化物である容量絶
縁膜を構成する強誘電体膜または高誘電体膜が還元さ
れ、それらの電気抵抗が急激に低下するために、容量素
子のリーク電流が増加し、さらには絶縁耐圧が低下する
という課題を有していた。
【０００６】本発明は上記従来の課題を解決するもの
で、強誘電体膜および高誘電体膜を容量絶縁膜とする容
量素子のリーク電流の増加を防止し、絶縁耐圧の低下を
防止できる半導体装置およびその製造方法を提供するこ
とを目的とする。
で、強誘電体膜および高誘電体膜を容量絶縁膜とする容
量素子のリーク電流の増加を防止し、絶縁耐圧の低下を
防止できる半導体装置およびその製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の請求項１記載の半導体装置は、半導体集積回
路が形成された支持基板の絶縁膜上に、下電極、強誘電
体膜または高誘電体膜および上電極からなる容量素子
と、この容量素子上に前記下電極および前記上電極に通
ずるコンタクトホールが形成された第１の保護膜と、こ
のコンタクトホールに形成された金属配線と、前記第１
の保護膜上でかつ前記容量素子を除く領域に形成された
第２の保護膜と、前記容量素子上および前記第２の保護
膜上に形成された第３の保護膜とを有するものである。
また、本発明の請求項２記載の半導体装置は、請求項１
記載の半導体装置において、前記第１の保護膜上でかつ
前記容量素子を除く領域に形成された第２の保護膜が、
前記容量素子の外側に配置されていることを特徴とする
ものである。また、本発明の請求項２記載の半導体装置
は、請求項１記載の半導体装置において、前記第２の保
護膜が窒化珪素膜または窒化酸化珪素膜であることを特
徴とするものである。
に本発明の請求項１記載の半導体装置は、半導体集積回
路が形成された支持基板の絶縁膜上に、下電極、強誘電
体膜または高誘電体膜および上電極からなる容量素子
と、この容量素子上に前記下電極および前記上電極に通
ずるコンタクトホールが形成された第１の保護膜と、こ
のコンタクトホールに形成された金属配線と、前記第１
の保護膜上でかつ前記容量素子を除く領域に形成された
第２の保護膜と、前記容量素子上および前記第２の保護
膜上に形成された第３の保護膜とを有するものである。
また、本発明の請求項２記載の半導体装置は、請求項１
記載の半導体装置において、前記第１の保護膜上でかつ
前記容量素子を除く領域に形成された第２の保護膜が、
前記容量素子の外側に配置されていることを特徴とする
ものである。また、本発明の請求項２記載の半導体装置
は、請求項１記載の半導体装置において、前記第２の保
護膜が窒化珪素膜または窒化酸化珪素膜であることを特
徴とするものである。
【０００８】また、本発明の請求項３記載の半導体装置
は、半導体集積回路が形成された支持基板の絶縁膜上に
強誘電体膜または高誘電率を有する容量素子が設けら
れ、前記容量素子上に設けられた第１の保護膜を介して
窒化チタン膜を有する金属配線が前記容量素子を覆うよ
うに設けられている構成を有している。さらに本発明の
請求項５記載の半導体装置は、請求項３または請求項４
記載の半導体装置において、前記金属配線上に窒化珪素
膜または窒化酸化珪素膜である第２の保護膜が設けられ
ている構成を有している。
は、半導体集積回路が形成された支持基板の絶縁膜上に
強誘電体膜または高誘電率を有する容量素子が設けら
れ、前記容量素子上に設けられた第１の保護膜を介して
窒化チタン膜を有する金属配線が前記容量素子を覆うよ
うに設けられている構成を有している。さらに本発明の
請求項５記載の半導体装置は、請求項３または請求項４
記載の半導体装置において、前記金属配線上に窒化珪素
膜または窒化酸化珪素膜である第２の保護膜が設けられ
ている構成を有している。
【０００９】また、本発明の請求項６記載の半導体装置
の製造方法は、半導体集積回路が作り込まれた支持基板
の絶縁膜の上に、下電極と強誘電体膜または高誘電率を
有する誘電体膜などの容量絶縁膜と上電極とからなる容
量素子を形成する工程と、前記容量素子の上に第１の保
護膜を形成する工程と、前記第１の保護膜に形成された
コンタクトホールを通じて上電極、下電極にそれぞれ接
続する窒化チタン膜を有する金属配線を前記容量素子を
覆うように形成する工程と、前記金属配線上に第２の保
護膜を形成する工程を有するものである。さらに本発明
の請求項７記載の半導体装置の製造方法は、請求項６記
載の半導体装置の製造方法において、第２の保護膜をプ
ラズマＣＶＤ法で形成することを特徴とするものであ
る。
の製造方法は、半導体集積回路が作り込まれた支持基板
の絶縁膜の上に、下電極と強誘電体膜または高誘電率を
有する誘電体膜などの容量絶縁膜と上電極とからなる容
量素子を形成する工程と、前記容量素子の上に第１の保
護膜を形成する工程と、前記第１の保護膜に形成された
コンタクトホールを通じて上電極、下電極にそれぞれ接
続する窒化チタン膜を有する金属配線を前記容量素子を
覆うように形成する工程と、前記金属配線上に第２の保
護膜を形成する工程を有するものである。さらに本発明
の請求項７記載の半導体装置の製造方法は、請求項６記
載の半導体装置の製造方法において、第２の保護膜をプ
ラズマＣＶＤ法で形成することを特徴とするものであ
る。
【００１０】この構成によって、容量素子の耐水性およ
び耐湿性を損なうことなくリーク電流の低減および絶縁
耐圧の向上が実現できる。また容量素子の上にはりんを
添加した酸化珪素膜が形成されているため、容量素子に
ストレスがかからず、高信頼性が実現できる。
び耐湿性を損なうことなくリーク電流の低減および絶縁
耐圧の向上が実現できる。また容量素子の上にはりんを
添加した酸化珪素膜が形成されているため、容量素子に
ストレスがかからず、高信頼性が実現できる。
【００１１】
【発明の実施の形態】以下本発明の一実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１２】図１は本発明の第１の実施の形態における
半導体装置の要部断面図である。図１において図６
（ａ）〜（ｃ）に示す従来例と同一箇所には同一符号を
付して、説明を省略する。なお、１５はりんを添加した
酸化珪素膜、１６はりんを添加しない酸化珪素膜であ
る。図１に示す第１の実施の形態が従来の半導体装置と
異なる点は、第１の実施の形態では層間絶縁膜６の上に
形成された容量素子１０の上には酸化珪素膜１１が形成
されており、金属配線１３ａ，１３ｂが形成された上か
らりんを添加した酸化珪素膜１５とりんを添加しない酸
化珪素膜１６とを積層して形成している。りんを添加し
た酸化珪素膜１５で容量素子１０にかかるストレスを緩
和するとともに不純物の侵入を防止し、りんを添加しな
い酸化珪素膜１６で耐湿性および耐水性を確保してい
る。
半導体装置の要部断面図である。図１において図６
（ａ）〜（ｃ）に示す従来例と同一箇所には同一符号を
付して、説明を省略する。なお、１５はりんを添加した
酸化珪素膜、１６はりんを添加しない酸化珪素膜であ
る。図１に示す第１の実施の形態が従来の半導体装置と
異なる点は、第１の実施の形態では層間絶縁膜６の上に
形成された容量素子１０の上には酸化珪素膜１１が形成
されており、金属配線１３ａ，１３ｂが形成された上か
らりんを添加した酸化珪素膜１５とりんを添加しない酸
化珪素膜１６とを積層して形成している。りんを添加し
た酸化珪素膜１５で容量素子１０にかかるストレスを緩
和するとともに不純物の侵入を防止し、りんを添加しな
い酸化珪素膜１６で耐湿性および耐水性を確保してい
る。
【００１３】次に本発明の第２の実施の形態について、
図２を参照しながら説明する。
図２を参照しながら説明する。
【００１４】図２は本発明の第２の実施の形態における
半導体装置の要部断面図である。図２において、図６
（ａ）〜（ｃ）に示す従来例と同一箇所には同一符号を
付して、説明を省略する。第２の実施の形態が第１の実
施の形態と異なる点は、第２の実施の形態においては、
容量素子１０以外の領域には窒化珪素膜または窒化酸化
珪素膜などの第２の保護膜１４が形成されている。この
ような構成とすることにより、容量素子１０を形成後に
容量絶縁膜８を熱処理しても、容量絶縁膜８を構成する
強誘電体膜または高誘電体膜から発生する水素または水
素化合物により半導体集積回路の部分が劣化することを
防止できる。また最終的には、第１の実施の形態と同様
に、容量素子１０の上はりんを添加した酸化珪素膜１５
とりんを添加しない酸化珪素膜１６とを積層して形成し
ており、したがってりんを添加した酸化珪素膜１５で容
量素子１０にかかるストレスを緩和するとともに不純物
の侵入を防止し、りんを添加しない酸化珪素膜１６で耐
湿性および耐水性を確保できる。
半導体装置の要部断面図である。図２において、図６
（ａ）〜（ｃ）に示す従来例と同一箇所には同一符号を
付して、説明を省略する。第２の実施の形態が第１の実
施の形態と異なる点は、第２の実施の形態においては、
容量素子１０以外の領域には窒化珪素膜または窒化酸化
珪素膜などの第２の保護膜１４が形成されている。この
ような構成とすることにより、容量素子１０を形成後に
容量絶縁膜８を熱処理しても、容量絶縁膜８を構成する
強誘電体膜または高誘電体膜から発生する水素または水
素化合物により半導体集積回路の部分が劣化することを
防止できる。また最終的には、第１の実施の形態と同様
に、容量素子１０の上はりんを添加した酸化珪素膜１５
とりんを添加しない酸化珪素膜１６とを積層して形成し
ており、したがってりんを添加した酸化珪素膜１５で容
量素子１０にかかるストレスを緩和するとともに不純物
の侵入を防止し、りんを添加しない酸化珪素膜１６で耐
湿性および耐水性を確保できる。
【００１５】次に本発明の第３の実施の形態について、
図３を参照しながら説明する。
図３を参照しながら説明する。
【００１６】図３は本発明の第３の実施の形態における
半導体装置の要部断面図である。図３において、図６
（ａ）〜（ｃ）に示す従来例と同一箇所には同一符号を
付して、説明を省略する。なお、１７はチタン膜の上に
白金膜を積層した下電極、１８は窒化チタン膜である。
第３の実施の形態が従来と異なる点は、金属配線１３ａ
と半導体集積回路との接続部および金属配線１３ｂと容
量素子１０の接続部にチタン膜１７と窒化チタン膜１８
を介在させており、かつ容量素子１０の上部をチタン膜
１７、窒化チタン膜１８および金属配線１３ｂで覆った
点にある。窒化チタン膜１８は水素を通さない緻密な膜
であり、このような構成にすることにより第２の保護膜
１４として窒化珪素膜または窒化酸化珪素膜をプラズマ
ＣＶＤ法で形成しても、プラズマ中の水素原子、ラジカ
ルまたはイオンにより容量絶縁膜８が還元されることを
防止できる。
半導体装置の要部断面図である。図３において、図６
（ａ）〜（ｃ）に示す従来例と同一箇所には同一符号を
付して、説明を省略する。なお、１７はチタン膜の上に
白金膜を積層した下電極、１８は窒化チタン膜である。
第３の実施の形態が従来と異なる点は、金属配線１３ａ
と半導体集積回路との接続部および金属配線１３ｂと容
量素子１０の接続部にチタン膜１７と窒化チタン膜１８
を介在させており、かつ容量素子１０の上部をチタン膜
１７、窒化チタン膜１８および金属配線１３ｂで覆った
点にある。窒化チタン膜１８は水素を通さない緻密な膜
であり、このような構成にすることにより第２の保護膜
１４として窒化珪素膜または窒化酸化珪素膜をプラズマ
ＣＶＤ法で形成しても、プラズマ中の水素原子、ラジカ
ルまたはイオンにより容量絶縁膜８が還元されることを
防止できる。
【００１７】なお図３においては、容量素子１０の上部
をチタン膜１７、窒化チタン膜１８および金属配線１３
ｂの３層膜で覆った例について説明したが、窒化チタン
膜１８のみで覆ってもよいし、窒化チタン膜１８とチタ
ン膜１７の積層膜で覆ってもよい。
をチタン膜１７、窒化チタン膜１８および金属配線１３
ｂの３層膜で覆った例について説明したが、窒化チタン
膜１８のみで覆ってもよいし、窒化チタン膜１８とチタ
ン膜１７の積層膜で覆ってもよい。
【００１８】次に本発明の一実施の形態における半導体
装置の製造方法について、図面を参照しながら説明す
る。
装置の製造方法について、図面を参照しながら説明す
る。
【００１９】図４は本発明の一実施の形態における半導
体装置の製造方法を示す工程断面図である。図４は図１
に示す第１の実施の形態における半導体装置の製造方法
を示しており、同一箇所には同一符号を付して、説明を
省略する。
体装置の製造方法を示す工程断面図である。図４は図１
に示す第１の実施の形態における半導体装置の製造方法
を示しており、同一箇所には同一符号を付して、説明を
省略する。
【００２０】まず図４（ａ）に示すように、シリコン基
板１の上に分離酸化膜２、高濃度領域３、ゲート絶縁膜
４、ゲート電極５、層間絶縁膜６を形成する。この層間
絶縁膜６の上に下電極７、容量絶縁膜８および上電極９
からなる容量素子１０を形成する。なお容量絶縁膜８は
強誘電体膜または高誘電体膜からなり、下電極７および
上電極９は白金膜のみまたは容量絶縁膜８側から順に白
金膜、チタン膜を積層した膜で構成される。次に、全面
に酸化珪素膜などの第１の保護膜１１を形成した後、半
導体集積回路の高濃度領域３に通じるコンタクトホール
１２ａ、容量素子１０の下電極７および上電極９にそれ
ぞれ通じるコンタクトホール１２ｂを形成する。次に図
４（ｂ）に示すように、金属配線１３ａ，１３ｂを形成
する。次に図４（ｃ）に示すように、全面にりんを添加
した酸化珪素膜１５およびりんを添加しない酸化珪素膜
１６の積層膜を形成する。最後に集積回路のワイヤボン
ディング用の電極パッド（図示せず）の上の積層膜に開
口を形成する。
板１の上に分離酸化膜２、高濃度領域３、ゲート絶縁膜
４、ゲート電極５、層間絶縁膜６を形成する。この層間
絶縁膜６の上に下電極７、容量絶縁膜８および上電極９
からなる容量素子１０を形成する。なお容量絶縁膜８は
強誘電体膜または高誘電体膜からなり、下電極７および
上電極９は白金膜のみまたは容量絶縁膜８側から順に白
金膜、チタン膜を積層した膜で構成される。次に、全面
に酸化珪素膜などの第１の保護膜１１を形成した後、半
導体集積回路の高濃度領域３に通じるコンタクトホール
１２ａ、容量素子１０の下電極７および上電極９にそれ
ぞれ通じるコンタクトホール１２ｂを形成する。次に図
４（ｂ）に示すように、金属配線１３ａ，１３ｂを形成
する。次に図４（ｃ）に示すように、全面にりんを添加
した酸化珪素膜１５およびりんを添加しない酸化珪素膜
１６の積層膜を形成する。最後に集積回路のワイヤボン
ディング用の電極パッド（図示せず）の上の積層膜に開
口を形成する。
【００２１】次に本発明の他の実施の形態における半導
体装置の製造方法について、図面を参照しながら説明す
る。図５は本発明の他の実施の形態における半導体装置
の製造方法を示す工程断面図で、図４に示す実施の形態
と異なる点のみ示した。すなわち、図４（ｃ）の工程
で、りんを添加した酸化珪素膜１５およびりんを添加し
ない酸化珪素膜１６の積層膜の代わりに、窒化珪素膜ま
たは窒化酸化珪素膜からなる第２の保護膜１４を形成す
る。次に図５（ａ）に示すように、容量素子１０の上の
第２の保護膜１４を除去して開口１７を形成する。この
時点で、容量素子１０を熱処理することにより、リーク
電流が低減し、絶縁耐圧が向上する。次に図５（ｂ）に
示すように、全面にりんを添加した酸化珪素膜１５およ
びりんを添加しない酸化珪素膜１６の積層膜を形成す
る。最後に集積回路のワイヤボンディング用の電極パッ
ド（図示せず）の上の積層膜に開口を形成する。
体装置の製造方法について、図面を参照しながら説明す
る。図５は本発明の他の実施の形態における半導体装置
の製造方法を示す工程断面図で、図４に示す実施の形態
と異なる点のみ示した。すなわち、図４（ｃ）の工程
で、りんを添加した酸化珪素膜１５およびりんを添加し
ない酸化珪素膜１６の積層膜の代わりに、窒化珪素膜ま
たは窒化酸化珪素膜からなる第２の保護膜１４を形成す
る。次に図５（ａ）に示すように、容量素子１０の上の
第２の保護膜１４を除去して開口１７を形成する。この
時点で、容量素子１０を熱処理することにより、リーク
電流が低減し、絶縁耐圧が向上する。次に図５（ｂ）に
示すように、全面にりんを添加した酸化珪素膜１５およ
びりんを添加しない酸化珪素膜１６の積層膜を形成す
る。最後に集積回路のワイヤボンディング用の電極パッ
ド（図示せず）の上の積層膜に開口を形成する。
【００２２】
【発明の効果】以上のように本発明は、容量素子を覆っ
てりんを添加した酸化珪素膜とりんを添加しない酸化珪
素膜とを積層するか、またはチタン膜と窒化チタン膜で
容量素子の上部を覆う構成とすることにより、強誘電体
膜および高誘電体膜を容量絶縁膜とする容量素子のリー
ク電流の増加を防止し、絶縁耐圧の低下を防止できる優
れた半導体装置およびその製造方法を実現できるもので
ある。
てりんを添加した酸化珪素膜とりんを添加しない酸化珪
素膜とを積層するか、またはチタン膜と窒化チタン膜で
容量素子の上部を覆う構成とすることにより、強誘電体
膜および高誘電体膜を容量絶縁膜とする容量素子のリー
ク電流の増加を防止し、絶縁耐圧の低下を防止できる優
れた半導体装置およびその製造方法を実現できるもので
ある。
【図１】本発明の第１の実施の形態における半導体装置
の要部断面図
の要部断面図
【図２】本発明の第２の実施の形態における半導体装置
の要部断面図
の要部断面図
【図３】本発明の第３の実施の形態における半導体装置
の要部断面図
の要部断面図
【図４】（ａ）〜（ｃ）は本発明の一実施の形態におけ
る半導体装置の製造方法を示す工程断面図
る半導体装置の製造方法を示す工程断面図
【図５】（ａ），（ｂ）は本発明の他の実施の形態にお
ける半導体装置の製造方法を示す工程断面図
ける半導体装置の製造方法を示す工程断面図
【図６】（ａ）〜（ｃ）は従来の半導体装置の構造およ
び製造方法を説明する工程断面図
び製造方法を説明する工程断面図
１ シリコン基板（支持基板） ２ 層間絶縁膜（絶縁膜） ７ 下電極 ８ 容量絶縁膜 ９ 上電極 １０ 容量素子 １１ 第１の保護膜 １３ａ，１３ｂ 金属配線 １５ りんを添加した酸化珪素膜 １６ りんを添加しない酸化珪素膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/10 ６５１ 27/10 ４５１ 27/108 29/788 29/792 (72)発明者 上本 康裕 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (72)発明者 藤井 英治 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (72)発明者 大槻 達男 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 平５−21710（ＪＰ，Ａ) 特開 昭61−219140（ＪＰ，Ａ) 特開 昭63−45849（ＪＰ，Ａ) 特開 平１−265524（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8234 H01L 21/8242 H01L 21/8247 H01L 27/06 H01L 27/10 451 H01L 27/108 H01L 29/788 H01L 29/792
Claims (9)
- 【請求項１】 半導体集積回路が形成された支持基板の
絶縁膜上に、下電極、強誘電体膜または高誘電体膜およ
び上電極からなる容量素子と、この容量素子上に前記下
電極および前記上電極に通ずるコンタクトホールが形成
された第１の保護膜と、このコンタクトホールに形成さ
れた金属配線と、前記第１の保護膜上でかつ前記容量素
子を除く領域に形成された第２の保護膜と、前記容量素
子上および前記第２の保護膜上に形成された第３の保護
膜とを有する半導体装置。 - 【請求項２】 前記第２の保護膜が窒化珪素膜または窒
化酸化珪素膜であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 半導体集積回路が形成された支持基板の
絶縁膜上に強誘電体膜または高誘電率を有する容量素子
が設けられ、前記容量素子上に設けられた第1の保護膜
を介して窒化チタン膜を有する金属配線が前記容量素子
を覆うように設けられている半導体装置。 - 【請求項４】 前記金属配線がチタン膜をおよび窒化チ
タン膜を有する積層膜からなることを特徴とする請求項
３記載の半導体装置。 - 【請求項５】 前記金属配線上に窒化珪素膜または窒化
酸化珪素膜である第２の保護膜が設けられている請求項
３記載の半導体装置。 - 【請求項６】 半導体集積回路が作り込まれた支持基板
の絶縁膜の上に、下電極と強誘電体膜または高誘電率を
有する誘電体膜などの容量絶縁膜と上電極とからなる容
量素子を形成する工程と、前記容量素子の上に第１の保
護膜を形成する工程と、前記第１の保護膜に形成された
コンタクトホールを通じて上電極、下電極にそれぞれ接
続する窒化チタン膜を有する金属配線を前記容量素子を
覆うように形成する工程と、前記金属配線上に第２の保
護膜を形成する工程を有する半導体装置の製造方法。 - 【請求項７】 第２の保護膜をプラズマＣＶＤ法で形成
することを特徴とする請求項６記載の半導体装置の製造
方法。 - 【請求項８】 第２の保護膜が窒化珪素膜または窒化酸
化珪素膜であることを特徴とする請求項６記載の半導体
装置の製造方法。 - 【請求項９】 第２の保護膜が少なくともりんを添加し
た酸化珪素膜であることを特徴とする請求項８記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133850A JP3072293B2 (ja) | 1999-05-14 | 1999-05-14 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP11133850A JP3072293B2 (ja) | 1999-05-14 | 1999-05-14 | 半導体装置およびその製造方法 |
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| JP5194618A Division JP2960287B2 (ja) | 1993-08-05 | 1993-08-05 | 半導体装置およびその製造方法 |
Publications (2)
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| JP2000031392A JP2000031392A (ja) | 2000-01-28 |
| JP3072293B2 true JP3072293B2 (ja) | 2000-07-31 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP3072293B2 (ja) |
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- 1999-05-14 JP JP11133850A patent/JP3072293B2/ja not_active Expired - Fee Related
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