JP3080466B2 - 画像入力装置 - Google Patents
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- 238000010586 diagram Methods 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 5
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＤを用いた画像入
力装置に関し特に、ＣＣＤ出力中の奇数ビットと偶数ビ
ットの間に生じるレベルの変動を補正するようにした画
像入力装置に関する。
力装置に関し特に、ＣＣＤ出力中の奇数ビットと偶数ビ
ットの間に生じるレベルの変動を補正するようにした画
像入力装置に関する。
【０００２】ＣＣＤを用いた画像入力装置では、画像読
み取り結果のビデオ信号のコントラストを高め、Ｓ／Ｎ
を改善するために、黒基準と白基準に基づいて信号のダ
イナミックレンジを設定するようにしている。黒基準は
ＣＣＤに内蔵されており、黒基準ビット（マスクビッ
ト）として出力されるのでこれを使用できるが、照明光
源を消して暗くした状態でのＣＣＤ出力を使用すること
もできる。この黒基準ビットの値に基づいて黒レベルが
設定されるが、さらに原稿中の黒色に追従して補正され
る。また白基準は、たとえば原稿読取台の一部に設けら
れていて原稿読み取り開始に先立って読み取られ、得ら
れた白レベルはさらに原稿の地色に追従して補正され
る。
み取り結果のビデオ信号のコントラストを高め、Ｓ／Ｎ
を改善するために、黒基準と白基準に基づいて信号のダ
イナミックレンジを設定するようにしている。黒基準は
ＣＣＤに内蔵されており、黒基準ビット（マスクビッ
ト）として出力されるのでこれを使用できるが、照明光
源を消して暗くした状態でのＣＣＤ出力を使用すること
もできる。この黒基準ビットの値に基づいて黒レベルが
設定されるが、さらに原稿中の黒色に追従して補正され
る。また白基準は、たとえば原稿読取台の一部に設けら
れていて原稿読み取り開始に先立って読み取られ、得ら
れた白レベルはさらに原稿の地色に追従して補正され
る。
【０００３】一般に照明光源やＣＣＤのライン特性は一
様ではなく、このような黒基準や白基準をＣＣＤで読み
取って得られる黒レベルや白レベルのライン分布にはム
ラができるため、必要な補正量もライン上の位置によっ
て異なってくる。
様ではなく、このような黒基準や白基準をＣＣＤで読み
取って得られる黒レベルや白レベルのライン分布にはム
ラができるため、必要な補正量もライン上の位置によっ
て異なってくる。
【０００４】本発明は、特にＣＣＤ出力信号に対する黒
レベルの補正を、低コストで効果的に行う手段を提供す
るものである。
レベルの補正を、低コストで効果的に行う手段を提供す
るものである。
【０００５】
【従来の技術】図７ないし図９により、従来のＣＣＤの
レベル補正方法を説明する。図７は、黒レベル補正を１
ライン分のビデオ信号の全ビットについてビット単位で
行う黒レベル全ビット補正回路の構成図であり、図中の
１は１チャネル型のＣＣＤ、２はアンプ、３はＡ／Ｄ変
換器、４は１ライン分の各ビットの黒レベルを記憶する
ラインメモリ、５はＤ／Ａ変換器、６は比較器、７は黒
レベル補正アルゴリズムＲＯＭである。
レベル補正方法を説明する。図７は、黒レベル補正を１
ライン分のビデオ信号の全ビットについてビット単位で
行う黒レベル全ビット補正回路の構成図であり、図中の
１は１チャネル型のＣＣＤ、２はアンプ、３はＡ／Ｄ変
換器、４は１ライン分の各ビットの黒レベルを記憶する
ラインメモリ、５はＤ／Ａ変換器、６は比較器、７は黒
レベル補正アルゴリズムＲＯＭである。
【０００６】ＣＣＤ出力のアナログ・ビデオ信号は、ア
ンプ２で増幅され、Ａ／Ｄ変換器３のビデオ信号入力端
子Ｖinに入力されてデジタル信号に変換され、デジタル
・ビデオ信号として出力される。
ンプ２で増幅され、Ａ／Ｄ変換器３のビデオ信号入力端
子Ｖinに入力されてデジタル信号に変換され、デジタル
・ビデオ信号として出力される。
【０００７】ＣＣＤのライン走査（ラスタ）と同期して
ラインメモリ４からライン上の各ビット位置の黒レベル
がデジタル信号形式で読み出され、Ｄ／Ａ（デジタル・
アナログ）変換器５でアナログ信号に変換されてＡ／Ｄ
（アナログ・デジタル）変換器３の黒レベル入力端子Ｂ
inに印加される。
ラインメモリ４からライン上の各ビット位置の黒レベル
がデジタル信号形式で読み出され、Ｄ／Ａ（デジタル・
アナログ）変換器５でアナログ信号に変換されてＡ／Ｄ
（アナログ・デジタル）変換器３の黒レベル入力端子Ｂ
inに印加される。
【０００８】Ａ／Ｄ変換器３は、ＶinとＢinにそれぞれ
入力されたアナログ・ビデオ信号と黒レベルとの差の信
号をサンプリングし、デジタル信号に変換して出力す
る。なおここでは、白レベルの補正回路は簡単化のため
図示を省略されている。
入力されたアナログ・ビデオ信号と黒レベルとの差の信
号をサンプリングし、デジタル信号に変換して出力す
る。なおここでは、白レベルの補正回路は簡単化のため
図示を省略されている。
【０００９】黒レベル補正アルゴリズムＲＯＭ７は、比
較器６からの差出力に基づいて黒レベルの補正値を生成
する関数テーブルをもつ。この関数テーブルは、ライン
メモリ４に記憶されている黒レベルと、ＣＣＤ出力のア
ナログビデオ信号中の黒レベルとの間に生じたずれを、
ラインメモリ４の黒レベルにある割合いで反映させ、黒
レベル追従補正が実際の黒レベル変化よりもゆるやかに
行われるようにする。
較器６からの差出力に基づいて黒レベルの補正値を生成
する関数テーブルをもつ。この関数テーブルは、ライン
メモリ４に記憶されている黒レベルと、ＣＣＤ出力のア
ナログビデオ信号中の黒レベルとの間に生じたずれを、
ラインメモリ４の黒レベルにある割合いで反映させ、黒
レベル追従補正が実際の黒レベル変化よりもゆるやかに
行われるようにする。
【００１０】ラインメモリ４の黒レベルの補正は、原稿
の読み取り開始前の黒基準読み取り時および原稿の読み
取り中に行われ、ラインごとに更新されたラインメモリ
４の黒レベルは次のラインの走査時に使用され、また同
時に更新されていく。この図７の従来例回路は、ライン
上の全ビットについてビット単位で補正を行うため補正
の精度は高いが、回路量が増大する欠点をもつ。
の読み取り開始前の黒基準読み取り時および原稿の読み
取り中に行われ、ラインごとに更新されたラインメモリ
４の黒レベルは次のラインの走査時に使用され、また同
時に更新されていく。この図７の従来例回路は、ライン
上の全ビットについてビット単位で補正を行うため補正
の精度は高いが、回路量が増大する欠点をもつ。
【００１１】図８の従来例回路は、図７の従来例回路に
くらべて簡易な構成をもち、１ラインの黒レベルをＤＣ
レベルで一様に補正する。図中の１はＣＣＤ、２はアン
プ、３はＡ／Ｄ変換器、８は黒レベル補正処理を行うＭ
ＰＵ、９はデジタルビデオ信号を取り込む入力ポート、
１０は黒レベルデータを設定する出力ポート、１１は黒
レベルデータをアナログ信号に変換するＤ／Ａ変換器で
ある。
くらべて簡易な構成をもち、１ラインの黒レベルをＤＣ
レベルで一様に補正する。図中の１はＣＣＤ、２はアン
プ、３はＡ／Ｄ変換器、８は黒レベル補正処理を行うＭ
ＰＵ、９はデジタルビデオ信号を取り込む入力ポート、
１０は黒レベルデータを設定する出力ポート、１１は黒
レベルデータをアナログ信号に変換するＤ／Ａ変換器で
ある。
【００１２】ＭＰＵ８は、原稿読み取り開始前に出力ポ
ート１０に黒レベルの初期値を設定し、黒基準読み取り
時のデジタルビデオ信号を入力ポート９から取り込んで
出力ポート１０の黒レベルを更新して原稿読み取りを開
始させる。原稿読み取り中にラインごとにデジタルビデ
オ信号から黒レベルを検出して、それにより黒レベルの
更新をさらに行うこともできる。しかしこの従来例回路
では、ライン上での各ビットの黒レベル間の変動を補正
できない欠点をもつ。
ート１０に黒レベルの初期値を設定し、黒基準読み取り
時のデジタルビデオ信号を入力ポート９から取り込んで
出力ポート１０の黒レベルを更新して原稿読み取りを開
始させる。原稿読み取り中にラインごとにデジタルビデ
オ信号から黒レベルを検出して、それにより黒レベルの
更新をさらに行うこともできる。しかしこの従来例回路
では、ライン上での各ビットの黒レベル間の変動を補正
できない欠点をもつ。
【００１３】ビット間の黒レベル変動の原因としては、
ＣＣＤに印加されるクロックのデューティが５０％から
ずれると、奇数ビットと偶数ビットでサンプル・ホール
ドＳ／Ｈのタイミングに誤差が生じ、クロックの立上り
（または立下り）からの出力遅延時間は一定であること
から、奇数ビットと偶数ビットの出力レベルが異なって
しまうということがある。図９にその例を示す。
ＣＣＤに印加されるクロックのデューティが５０％から
ずれると、奇数ビットと偶数ビットでサンプル・ホール
ドＳ／Ｈのタイミングに誤差が生じ、クロックの立上り
（または立下り）からの出力遅延時間は一定であること
から、奇数ビットと偶数ビットの出力レベルが異なって
しまうということがある。図９にその例を示す。
【００１４】図９の（ａ）は、ＣＣＤのクロックＣＣＤ
φ ＣＬＫのデューティが５０％あり、奇数ビットと
偶数ビットのＣＣＤ出力のレベルが同じである場合を示
す。図９の（ｂ）は、クロックＣＣＤ φ ＣＬＫのデ
ューティが６０％になって、奇数ビットと偶数ビットの
レベルに差が生じることを示す。このようなデューティ
の変動は、クロックの立下りがクロック発生回路の特性
の違いによって変わることによって起こる。
φ ＣＬＫのデューティが５０％あり、奇数ビットと
偶数ビットのＣＣＤ出力のレベルが同じである場合を示
す。図９の（ｂ）は、クロックＣＣＤ φ ＣＬＫのデ
ューティが６０％になって、奇数ビットと偶数ビットの
レベルに差が生じることを示す。このようなデューティ
の変動は、クロックの立下りがクロック発生回路の特性
の違いによって変わることによって起こる。
【００１５】ＣＣＤ出力の奇数ビットと偶数ビットの間
にレベル差が生じる原因としては他に、ＣＣＤが奇数ビ
ット用と偶数ビット用に別のチャネルをもち、各チャネ
ルの出力を合成して１チャネルとして出力する型のもの
である場合に、各チャネルの物理的特性にずれがあると
きが考えられる。このような奇偶ビット間のレベル差が
あると、ティザ処理により２値化画像を生成した場合ざ
らついた印象の画像となり、画質が低下するという問題
があった。
にレベル差が生じる原因としては他に、ＣＣＤが奇数ビ
ット用と偶数ビット用に別のチャネルをもち、各チャネ
ルの出力を合成して１チャネルとして出力する型のもの
である場合に、各チャネルの物理的特性にずれがあると
きが考えられる。このような奇偶ビット間のレベル差が
あると、ティザ処理により２値化画像を生成した場合ざ
らついた印象の画像となり、画質が低下するという問題
があった。
【００１６】
【発明が解決しようとする課題】本発明は、ＣＣＤを用
いた画像入力装置において，少ない回路量で奇偶ビット
間のレベル差を簡単に補正できる手段を提供することを
目的としている。
いた画像入力装置において，少ない回路量で奇偶ビット
間のレベル差を簡単に補正できる手段を提供することを
目的としている。
【００１７】本発明は特に、奇偶ビット間のレベル差に
着目してその解消を図るものである。
着目してその解消を図るものである。
【００１８】
【課題を解決するための手段】本発明は、上記課題を解
決するために、単一クロックで駆動されるＣＣＤを備
え，該単一クロックの順次のＨレベル期間とＬレベル期
間にＣＣＤから奇数ビットと偶然ビットのビデオ信号を
交互に読み出すようにした画像入力装置において，原稿
読み取り開始前にＣＣＤに黒基準読み取りを行なわせ，
そのときＣＣＤから出力されるビデオ信号の奇数ビット
と偶然ビットの黒レベル差を検出する手段と，検出され
た奇数ビットと偶数ビットの黒レベル差により，上記Ｃ
ＣＤを駆動する単一クロックのデューティを，該黒レベ
ル差が小さくなる方向に変化させる手段とを有する構
成，およびさらに，ビデオ信号の奇数ビットと偶数ビッ
トの黒レベル差を検出する手段は，複数の奇数ビットの
黒レベルの平均値と複数の偶数ビットの黒レベルの平均
値との差を検出する構成を有するようにした。
決するために、単一クロックで駆動されるＣＣＤを備
え，該単一クロックの順次のＨレベル期間とＬレベル期
間にＣＣＤから奇数ビットと偶然ビットのビデオ信号を
交互に読み出すようにした画像入力装置において，原稿
読み取り開始前にＣＣＤに黒基準読み取りを行なわせ，
そのときＣＣＤから出力されるビデオ信号の奇数ビット
と偶然ビットの黒レベル差を検出する手段と，検出され
た奇数ビットと偶数ビットの黒レベル差により，上記Ｃ
ＣＤを駆動する単一クロックのデューティを，該黒レベ
ル差が小さくなる方向に変化させる手段とを有する構
成，およびさらに，ビデオ信号の奇数ビットと偶数ビッ
トの黒レベル差を検出する手段は，複数の奇数ビットの
黒レベルの平均値と複数の偶数ビットの黒レベルの平均
値との差を検出する構成を有するようにした。
【００１９】図１の（ａ），（ｂ）に、これら本発明の
原理的構成を示す。図１の（ａ）は、奇数ビットと偶数
ビットとで黒レベル補正を別々に行うレベル補正方法の
構成で、図中、１はＣＣＤ、２はＣＣＤ出力のアナログ
・ビデオ信号を増幅するアンプ、３はアナログ・ビデオ
信号をデジタル・ビデオ信号に変換するＡ／Ｄ（アナロ
グ・デジタル）変換器、８は黒レベルの補正処理を制御
するＭＰＵ、９はデジタル・ビデオ信号を取り込む入力
ポート、１０および１１はそれぞれ偶数ビットと奇数ビ
ット用の黒レベルデータを設定する出力ポート、１２は
出力ポート１０および１１の各黒レベルデータを、クロ
ックφckによって交互に選択するセレクタである。
原理的構成を示す。図１の（ａ）は、奇数ビットと偶数
ビットとで黒レベル補正を別々に行うレベル補正方法の
構成で、図中、１はＣＣＤ、２はＣＣＤ出力のアナログ
・ビデオ信号を増幅するアンプ、３はアナログ・ビデオ
信号をデジタル・ビデオ信号に変換するＡ／Ｄ（アナロ
グ・デジタル）変換器、８は黒レベルの補正処理を制御
するＭＰＵ、９はデジタル・ビデオ信号を取り込む入力
ポート、１０および１１はそれぞれ偶数ビットと奇数ビ
ット用の黒レベルデータを設定する出力ポート、１２は
出力ポート１０および１１の各黒レベルデータを、クロ
ックφckによって交互に選択するセレクタである。
【００２０】ＣＣＤ１による原稿読み取り開始前に黒基
準となる黒レベルをデジタル・ビデオ信号から偶数ビッ
ト、奇数ビットを交互に入力ポート９へ取り込み、ＭＰ
Ｕ８によって、偶数ビットの黒レベルは出力ポート１
０、奇数ビットの黒レベルは出力ポート１０′に設定す
る。セレクタ１２は、クロックφckのＨレベル時に、入
力端子Ａに入力されている偶数ビット用の黒レベルデー
タを選択し、クロックφ ckのＬレベル時には入力端子Ｂ
に入力されている奇数ビット用の黒レベルを選択する。
セレクタ１２によって選択された黒レベルは、Ｄ／Ａ変
換器１１でデジタル・アナログ変換され、Ａ／Ｄ変換器
３の黒レベル入力端子Ｂinに入力される。
準となる黒レベルをデジタル・ビデオ信号から偶数ビッ
ト、奇数ビットを交互に入力ポート９へ取り込み、ＭＰ
Ｕ８によって、偶数ビットの黒レベルは出力ポート１
０、奇数ビットの黒レベルは出力ポート１０′に設定す
る。セレクタ１２は、クロックφckのＨレベル時に、入
力端子Ａに入力されている偶数ビット用の黒レベルデー
タを選択し、クロックφ ckのＬレベル時には入力端子Ｂ
に入力されている奇数ビット用の黒レベルを選択する。
セレクタ１２によって選択された黒レベルは、Ｄ／Ａ変
換器１１でデジタル・アナログ変換され、Ａ／Ｄ変換器
３の黒レベル入力端子Ｂinに入力される。
【００２１】Ａ／Ｄ変換器３では、アナログ・ビデオ入
力端子Ｖinに入力されるアナログ・ビデオ信号の偶奇の
ビットと、黒レベル入力端子Ｂinに入力される黒レベル
の偶奇とは同期させられており、それぞれのタイミング
で対応するアナログ・ビデオ信号と黒レベルとの差が、
アナログ・デジタル変換されて出力される。
力端子Ｖinに入力されるアナログ・ビデオ信号の偶奇の
ビットと、黒レベル入力端子Ｂinに入力される黒レベル
の偶奇とは同期させられており、それぞれのタイミング
で対応するアナログ・ビデオ信号と黒レベルとの差が、
アナログ・デジタル変換されて出力される。
【００２２】ＭＰＵ８は、一定数の偶数ビットの黒レベ
ルを平均化したものを偶数ビットの黒レベルとし、同様
に一定数の奇数ビットの黒レベルを平均化したものを奇
数ビットの黒レベルとし、それぞれを出力ポート１０と
出力ポート１０′に設定することができる。また原稿読
み取り開始後に各黒レベルを追従補正することもでき
る。
ルを平均化したものを偶数ビットの黒レベルとし、同様
に一定数の奇数ビットの黒レベルを平均化したものを奇
数ビットの黒レベルとし、それぞれを出力ポート１０と
出力ポート１０′に設定することができる。また原稿読
み取り開始後に各黒レベルを追従補正することもでき
る。
【００２３】次に図１の（ｂ）は、クロックのデューテ
ィを変化させるレベル補正方法の構成で、図中の１はＣ
ＣＤ、２はアンプ、３はＡ／Ｄ変換器、８はレベル補正
制御を行うＭＰＵ、９は入力ポート、１０は出力ポー
ト、１１はＤ／Ａ変換器、１３はデューティを可変にで
きるクロック発生回路である。
ィを変化させるレベル補正方法の構成で、図中の１はＣ
ＣＤ、２はアンプ、３はＡ／Ｄ変換器、８はレベル補正
制御を行うＭＰＵ、９は入力ポート、１０は出力ポー
ト、１１はＤ／Ａ変換器、１３はデューティを可変にで
きるクロック発生回路である。
【００２４】図１の（ｂ）に示すレベル補正方法では、
ＭＰＵ８は原稿の読み取り開始前に、図１の（ａ）の場
合と同様に、デジタル・ビデオ信号中の偶数ビットと奇
数ビットの黒基準のレベルを入力ポート９から取り込む
が、出力ポート１０に設定する黒レベルデータは偶数ビ
ットと奇数ビットの各黒レベルを平均化したものとし、
他方、クロック発生回路１３に与えるデューティ制御信
号は、偶数ビットと奇数ビットの各黒レベルの差に基づ
いて生成する。
ＭＰＵ８は原稿の読み取り開始前に、図１の（ａ）の場
合と同様に、デジタル・ビデオ信号中の偶数ビットと奇
数ビットの黒基準のレベルを入力ポート９から取り込む
が、出力ポート１０に設定する黒レベルデータは偶数ビ
ットと奇数ビットの各黒レベルを平均化したものとし、
他方、クロック発生回路１３に与えるデューティ制御信
号は、偶数ビットと奇数ビットの各黒レベルの差に基づ
いて生成する。
【００２５】クロック発生回路１３は、ＭＰＵ８から与
えられるデューティ制御信号に従って定まるデューティ
のクロックを発生し、ＣＣＤ１に供給する。ＣＣＤ１で
は、クロックのデューティが変化するとそれに応じて偶
数ビットと奇数ビットのアナログ・ビデオ信号の出力レ
ベルを変化させる。この場合、デューティ制御信号は、
デジタル・ビデオ信号から検出する偶数ビットと奇数ビ
ット間のレベル差をなくす方向にクロックのデューティ
を変化させるように生成される。
えられるデューティ制御信号に従って定まるデューティ
のクロックを発生し、ＣＣＤ１に供給する。ＣＣＤ１で
は、クロックのデューティが変化するとそれに応じて偶
数ビットと奇数ビットのアナログ・ビデオ信号の出力レ
ベルを変化させる。この場合、デューティ制御信号は、
デジタル・ビデオ信号から検出する偶数ビットと奇数ビ
ット間のレベル差をなくす方向にクロックのデューティ
を変化させるように生成される。
【００２６】
【作用】図１の（ａ），（ｂ）に示す本発明のレベル補
正方法の作用を、図２の（ａ），（ｂ）に示す波形図を
用いて説明する。
正方法の作用を、図２の（ａ），（ｂ）に示す波形図を
用いて説明する。
【００２７】図２の（ａ）は、図１の（ａ）の構成に対
応する波形図であり、はデューティが偶数ビット６０
％、奇数ビット４０％にずれたクロックの例、はその
結果デジタル・ビデオ信号の偶数ビットと奇数ビットか
ら検出される各黒レベルとレベル差を示す。
応する波形図であり、はデューティが偶数ビット６０
％、奇数ビット４０％にずれたクロックの例、はその
結果デジタル・ビデオ信号の偶数ビットと奇数ビットか
ら検出される各黒レベルとレベル差を示す。
【００２８】は、の検出レベル差に応じて図１の
（ａ）のアナログ・デジタル変換器３に供給される偶数
ビット用と奇数ビット用の各補正黒レベルを示す。は
の補正黒レベルを用いてアナログ・デジタル変換され
た結果のデジタル・ビデオ信号の黒レベルをアナログ形
式で表したものである。このように、偶数ビットと奇数
ビットのそれぞれのグループ別に黒レベル補正を行う簡
単な方法で、ビット間のレベル変動を除去することがで
きる。
（ａ）のアナログ・デジタル変換器３に供給される偶数
ビット用と奇数ビット用の各補正黒レベルを示す。は
の補正黒レベルを用いてアナログ・デジタル変換され
た結果のデジタル・ビデオ信号の黒レベルをアナログ形
式で表したものである。このように、偶数ビットと奇数
ビットのそれぞれのグループ別に黒レベル補正を行う簡
単な方法で、ビット間のレベル変動を除去することがで
きる。
【００２９】図２の（ｂ）は、図１の（ａ）の構成に対
応する波形図であり、′は図２の（ａ）のと同じ６
０％，４０％のデューティのクロックの例である。この
結果、′のように偶数ビットと奇数ビット間にレベル
差が検出されると、′に点で示すようにクロックのデ
ューティを変化させる制御が行われる。このように偶数
ビットと奇数ビット間のレベル差を検出してクロックの
デューティにフィードバックする簡単な方法で、ビット
間のレベル変動を除去することができる。
応する波形図であり、′は図２の（ａ）のと同じ６
０％，４０％のデューティのクロックの例である。この
結果、′のように偶数ビットと奇数ビット間にレベル
差が検出されると、′に点で示すようにクロックのデ
ューティを変化させる制御が行われる。このように偶数
ビットと奇数ビット間のレベル差を検出してクロックの
デューティにフィードバックする簡単な方法で、ビット
間のレベル変動を除去することができる。
【００３０】
【実施例】図３ないし図６により、本発明の実施例を説
明する。図３は、図１の（ａ）および図２の（ａ）に示
す本発明方法の実施例の動作フローである。図におい
て、（１）ないし（３）は原稿読み取り開始前の動作で
あり、（１）で照明光源をＯＦＦの状態とし、（２）で
照明を暗くした状態でのＣＣＤ出力を黒基準レベルとし
てＡ／Ｄ変換し、結果のデジタル・ビデオ信号を偶数ビ
ット、奇数ビット別に入力ポートからＭＰＵへ読み込
む。（３）でＭＰＵにより偶数ビットの黒レベルと奇数
ビットの黒レベルを別の出力ポートにそれぞれ書き込
む。続く（４）および（５）は原稿読み取り時の動作で
あり、（４）で照明光源を点灯し、（５）で出力ポート
に書き込まれている偶数ビットと奇数ビットの黒レベル
を入力アナログ・ビデオ信号の偶、奇のビットに同期さ
せて読み出し、Ｄ／Ａ変換してＡ／Ｄ変換器に入力し、
アナログ・ビデオ信号をデジタル・ビデオ信号に変換す
る。（５）の動作は各ラインごとに繰り返される。ここ
で（１），（２）の代わりにＣＣＤ出力のマスクビット
を黒基準として用い、（３）以後の動作につなぐことも
可能である。
明する。図３は、図１の（ａ）および図２の（ａ）に示
す本発明方法の実施例の動作フローである。図におい
て、（１）ないし（３）は原稿読み取り開始前の動作で
あり、（１）で照明光源をＯＦＦの状態とし、（２）で
照明を暗くした状態でのＣＣＤ出力を黒基準レベルとし
てＡ／Ｄ変換し、結果のデジタル・ビデオ信号を偶数ビ
ット、奇数ビット別に入力ポートからＭＰＵへ読み込
む。（３）でＭＰＵにより偶数ビットの黒レベルと奇数
ビットの黒レベルを別の出力ポートにそれぞれ書き込
む。続く（４）および（５）は原稿読み取り時の動作で
あり、（４）で照明光源を点灯し、（５）で出力ポート
に書き込まれている偶数ビットと奇数ビットの黒レベル
を入力アナログ・ビデオ信号の偶、奇のビットに同期さ
せて読み出し、Ｄ／Ａ変換してＡ／Ｄ変換器に入力し、
アナログ・ビデオ信号をデジタル・ビデオ信号に変換す
る。（５）の動作は各ラインごとに繰り返される。ここ
で（１），（２）の代わりにＣＣＤ出力のマスクビット
を黒基準として用い、（３）以後の動作につなぐことも
可能である。
【００３１】図４は、図１の（ｂ）および図２の（ｂ）
に示す本発明方法の実施例の動作フローである。
（１）′でＣＣＤ出力の黒基準ビット（マスクビット）
をＡ／Ｄ変換後のデジタル・ビデオ信号で監視し、奇数
ビット（ＯＤＤで表す）と偶数ビット（ＥＶＥＮで表
す）を別々に検出する。（２）′でレベル差ＡをＯＤＤ
−ＥＶＥＮにより求める。（３）′では、Ａ＞０，Ａ＝
０，Ａ＜０を判別し、処理を切り分ける。Ａ＞０の場合
は（４）′でデューティを増加させる制御を行い、Ａ＜
０の場合は、（５）′でデューティを減少させる制御を
行う。Ａ＝０の場合はデューティ変更の必要がないので
終了する。Ａ＞０，Ａ＜０の場合、（１）′ないし
（５）′の動作が繰り返され、Ａ＝０となった時点で終
了する。Ａ＝０となった後は、原稿読み取りの開始が可
能となる。
に示す本発明方法の実施例の動作フローである。
（１）′でＣＣＤ出力の黒基準ビット（マスクビット）
をＡ／Ｄ変換後のデジタル・ビデオ信号で監視し、奇数
ビット（ＯＤＤで表す）と偶数ビット（ＥＶＥＮで表
す）を別々に検出する。（２）′でレベル差ＡをＯＤＤ
−ＥＶＥＮにより求める。（３）′では、Ａ＞０，Ａ＝
０，Ａ＜０を判別し、処理を切り分ける。Ａ＞０の場合
は（４）′でデューティを増加させる制御を行い、Ａ＜
０の場合は、（５）′でデューティを減少させる制御を
行う。Ａ＝０の場合はデューティ変更の必要がないので
終了する。Ａ＞０，Ａ＜０の場合、（１）′ないし
（５）′の動作が繰り返され、Ａ＝０となった時点で終
了する。Ａ＝０となった後は、原稿読み取りの開始が可
能となる。
【００３２】図５は、図１の（ｂ）におけるクロック発
生回路１３中に設けられるデューティ補正回路の実施例
回路であり、図６はその動作波形図である。図５におい
て、１４は多段の遅延回路であり、入力される基本クロ
ックφck0を僅かずつ遅延させたクロックφck1 〜φ
ckn をφck0 とともに出力する。１５はセレクタであ
り、クロックφck0 〜φckn の任意の１つのクロックφ
cki をデューティ制御信号に基づいて選択する。１６は
ＡＮＤゲートであり、セレクタ１５から出力されたクロ
ックφcki と元の基本クロックφck0 との一致をとり、
結果をクロックφckとして出力する。図６にこれらの各
クロックφck0 〜φcki 〜φckn と、φckの相互のタイ
ミング関係が例示されている。
生回路１３中に設けられるデューティ補正回路の実施例
回路であり、図６はその動作波形図である。図５におい
て、１４は多段の遅延回路であり、入力される基本クロ
ックφck0を僅かずつ遅延させたクロックφck1 〜φ
ckn をφck0 とともに出力する。１５はセレクタであ
り、クロックφck0 〜φckn の任意の１つのクロックφ
cki をデューティ制御信号に基づいて選択する。１６は
ＡＮＤゲートであり、セレクタ１５から出力されたクロ
ックφcki と元の基本クロックφck0 との一致をとり、
結果をクロックφckとして出力する。図６にこれらの各
クロックφck0 〜φcki 〜φckn と、φckの相互のタイ
ミング関係が例示されている。
【００３３】図５のデューティ補正回路では、デューテ
ィ制御信号は図４の（４）′，（５）′に応じてＡ＞０
の場合は＋１歩進指示、Ａ＜０の場合は−１歩進指示を
行うものとされる。セレクタ１５は、現在の選択位置
を、＋１あるいは−１の指示により前後に更新するよう
に動作する。
ィ制御信号は図４の（４）′，（５）′に応じてＡ＞０
の場合は＋１歩進指示、Ａ＜０の場合は−１歩進指示を
行うものとされる。セレクタ１５は、現在の選択位置
を、＋１あるいは−１の指示により前後に更新するよう
に動作する。
【００３４】デューティを補正する他の実施例として
は、レジスタと、レジスタにより設定値を更新されるプ
ログラマブルカウンタとを用いることができる。この場
合、カウンタのフルカウント値をレジスタに設定してデ
ューティ制御信号によって増減制御できるようにし、カ
ウンタにより高速クロックをカウントさせて、フルカウ
ントによるオーバーフローあるいはアンダーフローする
タイミングがずれるのを利用し、デューティを変化させ
る。
は、レジスタと、レジスタにより設定値を更新されるプ
ログラマブルカウンタとを用いることができる。この場
合、カウンタのフルカウント値をレジスタに設定してデ
ューティ制御信号によって増減制御できるようにし、カ
ウンタにより高速クロックをカウントさせて、フルカウ
ントによるオーバーフローあるいはアンダーフローする
タイミングがずれるのを利用し、デューティを変化させ
る。
【００３５】
【発明の効果】本発明によれば、従来の黒レベル全ビッ
ト補正方法にくらべてはるかに少ない回路量で奇偶ビッ
ト間のレベル変動を補正することができ、低コストで入
力画像の品質改善を図ることができる。
ト補正方法にくらべてはるかに少ない回路量で奇偶ビッ
ト間のレベル変動を補正することができ、低コストで入
力画像の品質改善を図ることができる。
【図１】本発明の原理的構成図である。
【図２】本発明の作用を説明する動作波形図である。
【図３】奇偶ビット別に黒レベル補正を行う本発明方法
の実施例の動作フロー図である。
の実施例の動作フロー図である。
【図４】クロックのデューティを変化させて黒レベル補
正を行う本発明方法の実施例の動作フロー図である。
正を行う本発明方法の実施例の動作フロー図である。
【図５】クロックのデューティ補正回路の実施例の構成
図である。
図である。
【図６】クロックのデューティ補正回路の実施例の動作
波形図である。
波形図である。
【図７】従来の黒レベル全ビット補正回路の構成図であ
る。
る。
【図８】従来の黒レベルＤＣレベル補正回路の構成図で
ある。
ある。
【図９】クロックのデューティによるレベル変動を説明
する動作波形図である。
する動作波形図である。
１ ＣＣＤ ２ アンプ ３ Ａ／Ｄ変換器 ８ ＭＰＵ ９ 入力ポート １０，１０′ 出力ポート １１ Ｄ／Ａ変換器 １２ セレクタ １３ クロック発生回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−184469（ＪＰ，Ａ) 特開 平２−174465（ＪＰ，Ａ) 特開 昭62−183671（ＪＰ，Ａ) 特開 昭61−142861（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/40 - 1/409 H04N 1/46 H04N 1/60
Claims (2)
- 【請求項１】 単一クロックで駆動されるＣＣＤを備
え，該単一クロックの順次のＨレベル期間とＬレベル期
間にＣＣＤから奇数ビットと偶然ビットのビデオ信号を
交互に読み出すようにした画像入力装置において， 原稿読み取り開始前にＣＣＤに黒基準読み取りを行なわ
せ，そのときＣＣＤから出力されるビデオ信号の奇数ビ
ットと偶数ビットの黒レベル差を検出する手段と， 検出された奇数ビットと偶数ビットの黒レベル差によ
り，上記ＣＣＤを駆動する単一クロックのデューティ
を，該黒レベル差が小さくなる方向に変化させる手段と
を有することを特徴とする画像入力装置。 - 【請求項２】 請求項１において，ビデオ信号の奇数ビ
ットと偶数ビットの黒レベル差を検出する手段は，複数
の奇数ビットの黒レベルの平均値と複数の偶数ビットの
黒レベルの平均値との差を検出するものであることを特
徴とする画像入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04033417A JP3080466B2 (ja) | 1992-02-20 | 1992-02-20 | 画像入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04033417A JP3080466B2 (ja) | 1992-02-20 | 1992-02-20 | 画像入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05236274A JPH05236274A (ja) | 1993-09-10 |
| JP3080466B2 true JP3080466B2 (ja) | 2000-08-28 |
Family
ID=12386001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04033417A Expired - Fee Related JP3080466B2 (ja) | 1992-02-20 | 1992-02-20 | 画像入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080466B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3720755B2 (ja) | 2001-11-27 | 2005-11-30 | キヤノン株式会社 | 画像読み取り装置、画像読み取りシステム、画像読み取り方法、及びそのプログラム |
| US20050279527A1 (en) | 2004-06-17 | 2005-12-22 | Johnson Douglas E | Cable and method of making the same |
-
1992
- 1992-02-20 JP JP04033417A patent/JP3080466B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05236274A (ja) | 1993-09-10 |
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|---|---|---|---|
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