JP3086342B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3086342B2 JP3086342B2 JP04217770A JP21777092A JP3086342B2 JP 3086342 B2 JP3086342 B2 JP 3086342B2 JP 04217770 A JP04217770 A JP 04217770A JP 21777092 A JP21777092 A JP 21777092A JP 3086342 B2 JP3086342 B2 JP 3086342B2
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Description
【０００１】
【産業上の利用分野】この発明は、高速なアクセスタイ
ムを要求される半導体記憶装置に関するものである。
ムを要求される半導体記憶装置に関するものである。
【０００２】
【従来の技術】以下図面を参照しながら、従来の半導体
記憶装置の一例であるＴＬＢ(Translation Look-aside
Buffer) 回路中のＣＡＭ(Content Addressable Memory)
アレイ部について説明する。
記憶装置の一例であるＴＬＢ(Translation Look-aside
Buffer) 回路中のＣＡＭ(Content Addressable Memory)
アレイ部について説明する。
【０００３】図５は従来のＴＬＢ回路のＣＡＭアレイ部
における読みだし系の回路の一部分の概略構成図を示す
ものであり（「電子情報通信学会技術研究報告」vol.９
１No. ２１５ １３〜１９ページ参照。）、図６は従来
例におけるタイミング図である。
における読みだし系の回路の一部分の概略構成図を示す
ものであり（「電子情報通信学会技術研究報告」vol.９
１No. ２１５ １３〜１９ページ参照。）、図６は従来
例におけるタイミング図である。
【０００４】図５において、１１はデータを記憶するメ
モリセルに相当するＣＡＭセルであり、データを読み出
すマッチラインMLと、データの出力を制御するデータ線
DLに接続されている。１２はプリチャージ用Ｐチャネル
ＭＯＳトランジスタ（以下「ＰＭＯＳＴｒ」という）で
あり、ソースは電位発生回路１４に接続されており、ド
レインはマッチラインMLに接続されている。また、ゲー
トにはプリチャージ制御信号PRが与えられる。１３はマ
ッチラインMLのデータを受け増幅し出力するインバータ
である。
モリセルに相当するＣＡＭセルであり、データを読み出
すマッチラインMLと、データの出力を制御するデータ線
DLに接続されている。１２はプリチャージ用Ｐチャネル
ＭＯＳトランジスタ（以下「ＰＭＯＳＴｒ」という）で
あり、ソースは電位発生回路１４に接続されており、ド
レインはマッチラインMLに接続されている。また、ゲー
トにはプリチャージ制御信号PRが与えられる。１３はマ
ッチラインMLのデータを受け増幅し出力するインバータ
である。
【０００５】以上のように構成された半導体記憶装置に
ついて、以下その動作について説明する。
ついて、以下その動作について説明する。
【０００６】いま、電位発生回路１４ではVcc-Vth の電
位が発生されている（但し、Vcc は電源電圧、Vth はＰ
ＭＯＳＴｒ１２のしきい値電圧である。）。プリチャー
ジ制御信号PRが“Ｌ”レベルの期間には、ＰＭＯＳＴｒ
１２が導通状態となり、マッチラインMLが電位発生回路
１４で発生した電位Vcc-Vth にプリチャージされる。
位が発生されている（但し、Vcc は電源電圧、Vth はＰ
ＭＯＳＴｒ１２のしきい値電圧である。）。プリチャー
ジ制御信号PRが“Ｌ”レベルの期間には、ＰＭＯＳＴｒ
１２が導通状態となり、マッチラインMLが電位発生回路
１４で発生した電位Vcc-Vth にプリチャージされる。
【０００７】プリチャージ制御信号PRが“Ｈ”レベルに
なるとＰＭＯＳＴｒ１２が非導通状態となりプリチャー
ジが停止され、マッチラインMLの電位はVcc-Vth で固定
されている。
なるとＰＭＯＳＴｒ１２が非導通状態となりプリチャー
ジが停止され、マッチラインMLの電位はVcc-Vth で固定
されている。
【０００８】そこで、その直後の時刻にデータ線DLが
“Ｌ”から“Ｈ”に反転するとデータの読み出しが開始
される。ＣＡＭセル１１から“Ｈ”のデータがマッチラ
インMLに読みだされる場合には、マッチラインMLの電位
は変化しない。
“Ｌ”から“Ｈ”に反転するとデータの読み出しが開始
される。ＣＡＭセル１１から“Ｈ”のデータがマッチラ
インMLに読みだされる場合には、マッチラインMLの電位
は変化しない。
【０００９】したがって、インバータ１３の入力がこの
インバータ１３の回路しきい値V0を越えないのでインバ
ータ１３の出力は“Ｌ”のままである。
インバータ１３の回路しきい値V0を越えないのでインバ
ータ１３の出力は“Ｌ”のままである。
【００１０】ＣＡＭセル１１から“Ｌ”のデータがマッ
チラインMLに読みだされる場合には、マッチラインMLの
電位は初期状態での電位Vcc-Vth から接地電位Vss にひ
き落とされる。
チラインMLに読みだされる場合には、マッチラインMLの
電位は初期状態での電位Vcc-Vth から接地電位Vss にひ
き落とされる。
【００１１】このとき、マッチラインMLの電位がインバ
ータ１３の回路しきい値V0以下になった時点でインバー
タ１３の出力に“Ｈ”の信号が出力される。
ータ１３の回路しきい値V0以下になった時点でインバー
タ１３の出力に“Ｈ”の信号が出力される。
【００１２】
【発明が解決しようとする課題】上記のような構成にお
いて、ＣＡＭセル１１（メモリセルに相当）から読みだ
されたデータを高速に出力するためには、マッチライン
ML（ビット線に相当）の電位を初期状態の電位から出力
回路となっているインバータ１３の回路しきい値まで引
き落とす時間を短縮することが必要である。
いて、ＣＡＭセル１１（メモリセルに相当）から読みだ
されたデータを高速に出力するためには、マッチライン
ML（ビット線に相当）の電位を初期状態の電位から出力
回路となっているインバータ１３の回路しきい値まで引
き落とす時間を短縮することが必要である。
【００１３】このため、従来はマッチラインMLの初期状
態の電位を電源電位Vcc に設定する替わりに、電位発生
回路１４で発生したVcc-Vth の電位に設定することによ
り、マッチラインMLの電位とインバータ１３の回路しき
い値の上下関係のマージンを小さくし、データの出力の
高速化を図っていた。
態の電位を電源電位Vcc に設定する替わりに、電位発生
回路１４で発生したVcc-Vth の電位に設定することによ
り、マッチラインMLの電位とインバータ１３の回路しき
い値の上下関係のマージンを小さくし、データの出力の
高速化を図っていた。
【００１４】しかし、データの読み出しが開始される前
からマッチラインMLの電位が一定の値に固定されている
ために、この値を小さくし過ぎると、マッチラインMLの
電位とインバータ１３の回路しきい値の上下関係のマー
ジンが小さくなりすぎ、マッチラインML上のノイズによ
り誤ってインバータ１３の出力が反転する可能性があっ
た。
からマッチラインMLの電位が一定の値に固定されている
ために、この値を小さくし過ぎると、マッチラインMLの
電位とインバータ１３の回路しきい値の上下関係のマー
ジンが小さくなりすぎ、マッチラインML上のノイズによ
り誤ってインバータ１３の出力が反転する可能性があっ
た。
【００１５】そこで、従来は、マッチラインMLの電位と
インバータ１３の回路しきい値の上下関係のマージンを
ノイズによる誤動作が生じない大きさに確保するため
に、従来例では記載を省いたが、誤ったデータの外部へ
の出力を抑止する手段を設けることなどにより誤動作を
防いでいた。
インバータ１３の回路しきい値の上下関係のマージンを
ノイズによる誤動作が生じない大きさに確保するため
に、従来例では記載を省いたが、誤ったデータの外部へ
の出力を抑止する手段を設けることなどにより誤動作を
防いでいた。
【００１６】このため、上記のような構成では、マッチ
ラインMLの電位とインバータ１３の回路しきい値の上下
関係のマージンを有る程度以上大きくとらなければなら
ず、データ出力があまり高速化できない、また、データ
出力抑止手段を設けることによりハードウエア量が増大
するという問題点を有していた。
ラインMLの電位とインバータ１３の回路しきい値の上下
関係のマージンを有る程度以上大きくとらなければなら
ず、データ出力があまり高速化できない、また、データ
出力抑止手段を設けることによりハードウエア量が増大
するという問題点を有していた。
【００１７】この発明の目的は上記問題点に鑑み、ビッ
ト線上のノイズによる誤動作を防止し、かつ、データの
読み出しの高速化が図れる半導体記憶装置を提供するこ
とである。
ト線上のノイズによる誤動作を防止し、かつ、データの
読み出しの高速化が図れる半導体記憶装置を提供するこ
とである。
【００１８】
【課題を解決するための手段】 請求項１記載の半導体記
憶装置は、データを記憶するメモリセルと、メモリセル
に接続されデータの入出力を制御するワード線と、メモ
リセルに接続され記憶されたデータを読みだすビット線
と、ビット線に接続されメモリセルから読みだしたデー
タを増幅し出力する出力回路と、ビット線に接続されイ
ネーブル信号によりビット線の電位をプリチャージする
プリチャージ回路と、イネーブル信号から反転した遅延
イネーブル信号を生成する遅延回路と、ビット線に接続
されイネーブル信号と遅延イネーブル信号によりビット
線の電位をプリチャージ回路により設定されるプリチャ
ージレベルと出力回路の回路しきい値との中間の電位に
設定する電位設定回路とを備えている。
憶装置は、データを記憶するメモリセルと、メモリセル
に接続されデータの入出力を制御するワード線と、メモ
リセルに接続され記憶されたデータを読みだすビット線
と、ビット線に接続されメモリセルから読みだしたデー
タを増幅し出力する出力回路と、ビット線に接続されイ
ネーブル信号によりビット線の電位をプリチャージする
プリチャージ回路と、イネーブル信号から反転した遅延
イネーブル信号を生成する遅延回路と、ビット線に接続
されイネーブル信号と遅延イネーブル信号によりビット
線の電位をプリチャージ回路により設定されるプリチャ
ージレベルと出力回路の回路しきい値との中間の電位に
設定する電位設定回路とを備えている。
【００１９】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、電位設定回路を電源
電位と接地電位の間に直列接続した同一導電型の第１，
第２，第３および第４のＭＯＳトランジスタで構成し、
第２，第３のＭＯＳトランジスタのドレイン，ソースの
共通接続点をビット線に接続し、第１，第２のＭＯＳト
ランジスタのいずれか一方のゲートと、第３，第４のＭ
ＯＳトランジスタのいずれか一方のゲートとに遅延イネ
ーブル信号を入力し、第１，第２，第３，第４のＭＯＳ
トランジスタの各ゲートのうち遅延イネーブル信号を入
力しなかったゲートにイネーブル信号を入力するように
したことを特徴とする。
１記載の半導体記憶装置において、電位設定回路を電源
電位と接地電位の間に直列接続した同一導電型の第１，
第２，第３および第４のＭＯＳトランジスタで構成し、
第２，第３のＭＯＳトランジスタのドレイン，ソースの
共通接続点をビット線に接続し、第１，第２のＭＯＳト
ランジスタのいずれか一方のゲートと、第３，第４のＭ
ＯＳトランジスタのいずれか一方のゲートとに遅延イネ
ーブル信号を入力し、第１，第２，第３，第４のＭＯＳ
トランジスタの各ゲートのうち遅延イネーブル信号を入
力しなかったゲートにイネーブル信号を入力するように
したことを特徴とする。
【００２０】請求項３記載の半導体記憶装置は、データ
を記憶するメモリセルと、メモリセルに接続されデータ
の入出力を制御するワード線と、メモリセルに接続され
記憶されたデータを読みだすビット線と、ビット線に接
続されメモリセルから読みだしたデータを増幅し出力す
る出力回路と、ビット線の電位をプリチャージするプリ
チャージ経路とディスチャージするディスチャージ経路
を含みイネーブル信号によりプリチャージ経路とディス
チャージ経路の活性化期間を切り替える電位制御手段と
を備えている。
を記憶するメモリセルと、メモリセルに接続されデータ
の入出力を制御するワード線と、メモリセルに接続され
記憶されたデータを読みだすビット線と、ビット線に接
続されメモリセルから読みだしたデータを増幅し出力す
る出力回路と、ビット線の電位をプリチャージするプリ
チャージ経路とディスチャージするディスチャージ経路
を含みイネーブル信号によりプリチャージ経路とディス
チャージ経路の活性化期間を切り替える電位制御手段と
を備えている。
【００２１】そして、電位制御手段を、ドレインをビッ
ト線に接続しゲートにプリチャージ制御信号の遅延信号
に相当する活性化制御信号を入力した第１のＰチャネル
ＭＯＳトランジスタと、ドレインを第１のＰチャネルＭ
ＯＳトランジスタのソースに接続しゲートにプリチャー
ジ制御信号を入力しソースにプリチャージ制御信号の反
転信号を入力した第２のＰチャネルＭＯＳトランジスタ
と、第２のＰチャネルＭＯＳトランジスタと各ゲート，
各ソース，各ドレインを共通接続したＮチャネルＭＯＳ
トランジスタとで構成している。
ト線に接続しゲートにプリチャージ制御信号の遅延信号
に相当する活性化制御信号を入力した第１のＰチャネル
ＭＯＳトランジスタと、ドレインを第１のＰチャネルＭ
ＯＳトランジスタのソースに接続しゲートにプリチャー
ジ制御信号を入力しソースにプリチャージ制御信号の反
転信号を入力した第２のＰチャネルＭＯＳトランジスタ
と、第２のＰチャネルＭＯＳトランジスタと各ゲート，
各ソース，各ドレインを共通接続したＮチャネルＭＯＳ
トランジスタとで構成している。
【００２２】
【作用】この発明の構成によれば、データの読み出し動
作開始以前の期間にはビット線電位を出力回路の回路し
きい値に対して充分なマージンを持つ値に設定すること
によりビット線上のノイズによる誤動作を防ぎ、読み出
し開始と同時にビット線電位を出力回路の回路しきい値
に対して最小限のマージンを保証した電位に設定するこ
とによりデータの高速な読み出しが可能となる。
作開始以前の期間にはビット線電位を出力回路の回路し
きい値に対して充分なマージンを持つ値に設定すること
によりビット線上のノイズによる誤動作を防ぎ、読み出
し開始と同時にビット線電位を出力回路の回路しきい値
に対して最小限のマージンを保証した電位に設定するこ
とによりデータの高速な読み出しが可能となる。
【００２３】
【実施例】以下この発明の一実施例の半導体記憶装置に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００２４】〔第１の実施例；請求項１，２に対応〕以下この発明の第１の実施例について図面を参照しなが
ら説明する。
ら説明する。
【００２５】図１はこの発明の第１の実施例における半
導体記憶装置の概略構成図であり、図２は図１に示す半
導体記憶装置のタイミング図である。
導体記憶装置の概略構成図であり、図２は図１に示す半
導体記憶装置のタイミング図である。
【００２６】図１において、２００はビット線BLの電位
を制御する電位制御手段である。１１１はデータを記憶
するメモリセルであり、データの出力を制御するワード
線WLと、データを出力するビット線BLに接続されてい
る。
を制御する電位制御手段である。１１１はデータを記憶
するメモリセルであり、データの出力を制御するワード
線WLと、データを出力するビット線BLに接続されてい
る。
【００２７】１１５はビット線BLをプリチャージレベル
V1（V1＞＞Vcc-Vth ）にプリチャージするためのプリチ
ャージ回路に相当するＰチャネルＭＯＳトランジスタ
（以下「ＰＭＯＳＴｒ」という）であり、そのソースに
は電源電位（Vcc ）ノードが、ドレインにはビット線BL
が接続され、ゲートにはプリチャージ制御イネーブル信
号PRが入力されている。
V1（V1＞＞Vcc-Vth ）にプリチャージするためのプリチ
ャージ回路に相当するＰチャネルＭＯＳトランジスタ
（以下「ＰＭＯＳＴｒ」という）であり、そのソースに
は電源電位（Vcc ）ノードが、ドレインにはビット線BL
が接続され、ゲートにはプリチャージ制御イネーブル信
号PRが入力されている。
【００２８】２１２は、電源電位（Vcc ）と接地電位
（Vss ）の間に直列接続されたＮチャネルＭＯＳトラン
ジスタ（以下「ＮＭＯＳＴｒ」という）２０１，２０
２，２０３，２０４で構成され、ＮＭＯＳＴｒ２０１，
２０４の各ゲートにプリチャージ制御イネーブル信号PR
を入力し、ＮＭＯＳＴｒ２０２，２０３の各ゲートに遅
延信号DPR を入力し、ＮＭＯＳＴｒ２０２，２０３の共
通接続点をビット線BLに接続している電位設定回路であ
る。
（Vss ）の間に直列接続されたＮチャネルＭＯＳトラン
ジスタ（以下「ＮＭＯＳＴｒ」という）２０１，２０
２，２０３，２０４で構成され、ＮＭＯＳＴｒ２０１，
２０４の各ゲートにプリチャージ制御イネーブル信号PR
を入力し、ＮＭＯＳＴｒ２０２，２０３の各ゲートに遅
延信号DPR を入力し、ＮＭＯＳＴｒ２０２，２０３の共
通接続点をビット線BLに接続している電位設定回路であ
る。
【００２９】ＮＭＯＳＴｒ２０１，２０２，２０３，２
０４のチャネル長，チャネル幅は、ＮＭＯＳＴｒ２０
１，２０２，２０３，２０４がすべて導通になった状態
でＮＭＯＳＴｒ２０２，２０３の共通接続点にセンスア
ンプ回路１１７が作動する電位（Vcc-Vth ）に対してマ
ージンを持った値V2（V1>>V2＞Vcc-Vth ）になるように
調整されている。
０４のチャネル長，チャネル幅は、ＮＭＯＳＴｒ２０
１，２０２，２０３，２０４がすべて導通になった状態
でＮＭＯＳＴｒ２０２，２０３の共通接続点にセンスア
ンプ回路１１７が作動する電位（Vcc-Vth ）に対してマ
ージンを持った値V2（V1>>V2＞Vcc-Vth ）になるように
調整されている。
【００３０】遅延回路２１６は、プリチャージ制御イネ
ーブル信号PRの遅延信号DPR を生成するようになってい
る。
ーブル信号PRの遅延信号DPR を生成するようになってい
る。
【００３１】１１７はＮＭＯＳＴｒ１１８，１２１〜１
２３およびＰＭＯＳＴｒ１１９，１２０から構成され、
ビット線BLのわずかな電位の遷移を検出し増幅して出力
する出力回路となるカレントミラー型のセンスアンプ回
路である。
２３およびＰＭＯＳＴｒ１１９，１２０から構成され、
ビット線BLのわずかな電位の遷移を検出し増幅して出力
する出力回路となるカレントミラー型のセンスアンプ回
路である。
【００３２】センスアンプ回路１１７を構成するＰＭＯ
ＳＴｒ１２０は、Vcc 電位ノードにソースが接続され、
ドレインとゲートが相互に接続されている。
ＳＴｒ１２０は、Vcc 電位ノードにソースが接続され、
ドレインとゲートが相互に接続されている。
【００３３】ＰＭＯＳＴｒ１１９は、Vcc 電位ノードに
ソースが接続され、ＰＭＯＳＴｒ１２０とゲートが相互
に接続されている。
ソースが接続され、ＰＭＯＳＴｒ１２０とゲートが相互
に接続されている。
【００３４】ＮＭＯＳＴｒ１２３は、ソース，ゲートが
電源電位（Vcc ）ノードに接続されている。
電源電位（Vcc ）ノードに接続されている。
【００３５】ＮＭＯＳＴｒ１１８はＰＭＯＳＴｒ１１９
に直列接続され、ゲートにビット線BLが接続されてお
り、ＮＭＯＳＴｒ１２１は、ＰＭＯＳＴｒ１２０に直列
接続され、ゲートにＮＭＯＳＴｒ１２３のドレインが接
続されており、ＮＭＯＳＴｒ１１８，１２１の各ソース
が共通に接続されている。
に直列接続され、ゲートにビット線BLが接続されてお
り、ＮＭＯＳＴｒ１２１は、ＰＭＯＳＴｒ１２０に直列
接続され、ゲートにＮＭＯＳＴｒ１２３のドレインが接
続されており、ＮＭＯＳＴｒ１１８，１２１の各ソース
が共通に接続されている。
【００３６】ＮＭＯＳＴｒ１２２は、ＮＭＯＳＴｒ１１
８，１２１のソース相互接続点と接地電位（Vss ）ノー
ドとの間に直列に接続されている。
８，１２１のソース相互接続点と接地電位（Vss ）ノー
ドとの間に直列に接続されている。
【００３７】ここで、ＮＭＯＳＴｒ１２２のゲートには
センスアンプ活性化信号SEが入力され、ＰＭＯＳＴｒ１
１９とＮＭＯＳＴｒ１１８の接続点は出力ノードOUTに
接続されている。
センスアンプ活性化信号SEが入力され、ＰＭＯＳＴｒ１
１９とＮＭＯＳＴｒ１１８の接続点は出力ノードOUTに
接続されている。
【００３８】以上のように構成される半導体記憶装置に
ついて、以下図１及び図２を用いてその動作を説明す
る。図２は上記半導体記憶装置のタイミング図である。
ついて、以下図１及び図２を用いてその動作を説明す
る。図２は上記半導体記憶装置のタイミング図である。
【００３９】この半導体記憶装置において、初期状態、
すなわちセンスアンプ活性化信号SEが“Ｌ”、プリチャ
ージ制御イネーブル信号PRが“Ｌ”の期間には、ビット
線BLはＰＭＯＳＴｒ１１５によりプリチャージレベルV1
（V1＞＞Vcc-Vth ）にプリチャージされ、ＮＭＯＳＴｒ
１２１のゲートにはＮＭＯＳＴｒ１２３によりVcc-Vth
の電位（但し、Vth はＮＭＯＳＴｒ１２３のしきい値電
圧である。）が与えられ、ＮＭＯＳＴｒ１１８のゲート
には活性化されたＰＭＯＳＴｒ１１５によりVcc 電位が
与えられている。
すなわちセンスアンプ活性化信号SEが“Ｌ”、プリチャ
ージ制御イネーブル信号PRが“Ｌ”の期間には、ビット
線BLはＰＭＯＳＴｒ１１５によりプリチャージレベルV1
（V1＞＞Vcc-Vth ）にプリチャージされ、ＮＭＯＳＴｒ
１２１のゲートにはＮＭＯＳＴｒ１２３によりVcc-Vth
の電位（但し、Vth はＮＭＯＳＴｒ１２３のしきい値電
圧である。）が与えられ、ＮＭＯＳＴｒ１１８のゲート
には活性化されたＰＭＯＳＴｒ１１５によりVcc 電位が
与えられている。
【００４０】このVcc 電位はプリチャージレベルV1であ
る。この状態ではセンスアンプ回路１１７は非活性状態
であり、出力ノードOUT には一定の電位Viが出力されて
おり、ＮＭＯＳＴｒ１２１のゲート電圧（Vcc-Vth ）が
このセンスアンプ回路１１７の回路しきい値になってい
る。
る。この状態ではセンスアンプ回路１１７は非活性状態
であり、出力ノードOUT には一定の電位Viが出力されて
おり、ＮＭＯＳＴｒ１２１のゲート電圧（Vcc-Vth ）が
このセンスアンプ回路１１７の回路しきい値になってい
る。
【００４１】この出力ノードOUT の電位Viは、ＰＭＯＳ
Ｔｒ１１９，１２０とＮＭＯＳＴｒ１１８，１２１のチ
ャネル長、チャネル幅を調整することにより、センスア
ンプ回路１１７の出力に接続された他の論理回路が作動
しないように設定されている。
Ｔｒ１１９，１２０とＮＭＯＳＴｒ１１８，１２１のチ
ャネル長、チャネル幅を調整することにより、センスア
ンプ回路１１７の出力に接続された他の論理回路が作動
しないように設定されている。
【００４２】この時、遅延信号DPR は“Ｈ”レベルであ
り、ＮＭＯＳＴｒ２０２，２０３は活性化状態である。
但し、ＮＭＯＳＴｒ２０１，２０４が非活性化状態であ
る為、電位設定回路２１２による直流電流パスは形成さ
れていない。
り、ＮＭＯＳＴｒ２０２，２０３は活性化状態である。
但し、ＮＭＯＳＴｒ２０１，２０４が非活性化状態であ
る為、電位設定回路２１２による直流電流パスは形成さ
れていない。
【００４３】いま、時刻Ts1 からTs2 の期間に、プリチ
ャージ制御イネーブル信号PRが“Ｈ”となるとＰＭＯＳ
Ｔｒ１１５が非導通状態となり、ＮＭＯＳＴｒ２０１，
２０４が導通状態となる。
ャージ制御イネーブル信号PRが“Ｈ”となるとＰＭＯＳ
Ｔｒ１１５が非導通状態となり、ＮＭＯＳＴｒ２０１，
２０４が導通状態となる。
【００４４】これによりＮＭＯＳＴｒ２０１，２０２，
２０３，２０４の全てのトランジスタが活性化状態とな
り、直流電流パスが形成され、ビット線BLの電位がディ
スチャージされる。
２０３，２０４の全てのトランジスタが活性化状態とな
り、直流電流パスが形成され、ビット線BLの電位がディ
スチャージされる。
【００４５】この実施例では、この電位V2がセンスアン
プ回路１１７が作動する電位（Vcc-Vth ）に対して最小
のマージンを持った値V2（V2＞Vcc-Vth ）になるように
各トランジスタのチャネル長，チャネル幅を調整してい
る。
プ回路１１７が作動する電位（Vcc-Vth ）に対して最小
のマージンを持った値V2（V2＞Vcc-Vth ）になるように
各トランジスタのチャネル長，チャネル幅を調整してい
る。
【００４６】なお、電位V2はＮＭＯＳＴｒ２０１，２０
２，２０３，２０４が導通状態になり、直流電流パスが
形成されたときのＮＭＯＳＴｒの等価抵抗比により決定
する。
２，２０３，２０４が導通状態になり、直流電流パスが
形成されたときのＮＭＯＳＴｒの等価抵抗比により決定
する。
【００４７】次に、時刻Ts1 からTs2 の期間のある時刻
に、ワード線WLが“Ｈ”となりメモリセル１１１中に記
憶されたデータが読みだされ、センスアンプ活性化信号
SEが“Ｈ”になると、センスアンプ回路１１７が活性化
状態となりデータの出力が開始される。
に、ワード線WLが“Ｈ”となりメモリセル１１１中に記
憶されたデータが読みだされ、センスアンプ活性化信号
SEが“Ｈ”になると、センスアンプ回路１１７が活性化
状態となりデータの出力が開始される。
【００４８】メモリセル１１１に記憶されているデータ
が“Ｌ”のときは、メモリセル１１１からビット線BLに
は“Ｈ”が読みだされる。すなわち、ビット線BLの電位
はV2のまま固定され、ＮＭＯＳＴｒ１１８は導通状態を
維持する。
が“Ｌ”のときは、メモリセル１１１からビット線BLに
は“Ｈ”が読みだされる。すなわち、ビット線BLの電位
はV2のまま固定され、ＮＭＯＳＴｒ１１８は導通状態を
維持する。
【００４９】センスアンプ活性化信号SEが“Ｈ”になる
と、ＮＭＯＳＴｒ１２２は導通状態となる。したがっ
て、出力ノードOUT には急速に“Ｌ”が出力される。
と、ＮＭＯＳＴｒ１２２は導通状態となる。したがっ
て、出力ノードOUT には急速に“Ｌ”が出力される。
【００５０】また、メモリセル１１１に記憶されている
データが“Ｈ”のときは、ビット線BLには“Ｌ”が読み
だされ、ビット線BLの電位がV2からVss 電位に引き落と
される。
データが“Ｈ”のときは、ビット線BLには“Ｌ”が読み
だされ、ビット線BLの電位がV2からVss 電位に引き落と
される。
【００５１】このとき、ＮＭＯＳＴｒ１１８のゲートに
与えられる電位が下がり、ＮＭＯＳＴｒ１２１のゲート
に与えられている電位Vcc-Vth （センスアンプ回路１１
７のしきい値）以下になるとセンスアンプ回路１１７が
動作状態になり、出力ノードOUT に電位Viがほぼ一定に
出力される。
与えられる電位が下がり、ＮＭＯＳＴｒ１２１のゲート
に与えられている電位Vcc-Vth （センスアンプ回路１１
７のしきい値）以下になるとセンスアンプ回路１１７が
動作状態になり、出力ノードOUT に電位Viがほぼ一定に
出力される。
【００５２】このように、センスアンプ活性化信号SEが
“Ｈ”になる瞬間にはビット線BLの電位をセンスアンプ
回路１１７のしきい値電圧に対して十分なマージンを持
った値V1に設定し、ノイズにより誤まったデータを出力
することを防ぎ、センスアンプ活性化信号SEが“Ｈ”に
なった後、電位設定回路１１２によりビット線BLの電位
を強制的にV2にしてやることにより、センスアンプ回路
１１７のしきい値電圧に対してのマージンを減らしデー
タ出力の高速化が可能となる。
“Ｈ”になる瞬間にはビット線BLの電位をセンスアンプ
回路１１７のしきい値電圧に対して十分なマージンを持
った値V1に設定し、ノイズにより誤まったデータを出力
することを防ぎ、センスアンプ活性化信号SEが“Ｈ”に
なった後、電位設定回路１１２によりビット線BLの電位
を強制的にV2にしてやることにより、センスアンプ回路
１１７のしきい値電圧に対してのマージンを減らしデー
タ出力の高速化が可能となる。
【００５３】以上のようにこの実施例によれば、ＰＭＯ
ＳＴｒ１１５からなるプリチャージ回路と、ビット線BL
を前記プリチャージ回路のプリチャージレベルと異なっ
た電位に制御する電位設定回路２１２を設け、読みだし
動作開始前は、前記プリチャージ回路により、ビット線
BLをビット線BLの電位とセンスアンプ回路１１７の回路
しきい値との上下関係のマージンが十分大きくなるよう
にプリチャージする。データの出力を制御するワード線
WL上の信号によりメモリセル１１１からデータのビット
線BL上への読みだしを開始する。これと同期して、電位
設定回路２１２により、ビット線BLの電位とセンスアン
プ回路１１７の回路しきい値との上下関係のマージンが
最小となるように、ビット線BLの電位を調整する。
ＳＴｒ１１５からなるプリチャージ回路と、ビット線BL
を前記プリチャージ回路のプリチャージレベルと異なっ
た電位に制御する電位設定回路２１２を設け、読みだし
動作開始前は、前記プリチャージ回路により、ビット線
BLをビット線BLの電位とセンスアンプ回路１１７の回路
しきい値との上下関係のマージンが十分大きくなるよう
にプリチャージする。データの出力を制御するワード線
WL上の信号によりメモリセル１１１からデータのビット
線BL上への読みだしを開始する。これと同期して、電位
設定回路２１２により、ビット線BLの電位とセンスアン
プ回路１１７の回路しきい値との上下関係のマージンが
最小となるように、ビット線BLの電位を調整する。
【００５４】このように、データ読み出し開始時期に合
わせてビット線BLの電位を制御することにより、ハード
ウェア量をほとんど増加することなく、読みだし開始時
のビット線BLのノイズに起因する誤ったデータの出力を
防止し、ノイズに対して安定で、データの読み出しを高
速に行なうことができる。
わせてビット線BLの電位を制御することにより、ハード
ウェア量をほとんど増加することなく、読みだし開始時
のビット線BLのノイズに起因する誤ったデータの出力を
防止し、ノイズに対して安定で、データの読み出しを高
速に行なうことができる。
【００５５】 以上のようにこの実施例では、プリチャー
ジ制御イネーブル信号PRと遅延信号DPR により制御さ
れ、プリチャージ回路に相当するＰＭＯＳＴｒ１１５と
異なった電位レベルに設定する電位設定回路２１２と、
簡単な構成の遅延回路２１６とを設けているため、ノイ
ズに対して安定で、データの読み出しを高速に行なうこ
とができる。
ジ制御イネーブル信号PRと遅延信号DPR により制御さ
れ、プリチャージ回路に相当するＰＭＯＳＴｒ１１５と
異なった電位レベルに設定する電位設定回路２１２と、
簡単な構成の遅延回路２１６とを設けているため、ノイ
ズに対して安定で、データの読み出しを高速に行なうこ
とができる。
【００５６】〔第２の実施例；請求項３に対応〕 以下この発明の第２の実施例について図面を参照しなが
ら説明する。
ら説明する。
【００５７】図３はこの発明の第２の実施例における半
導体記憶装置の概略構成図である。
導体記憶装置の概略構成図である。
【００５８】この半導体記憶装置は、図１に示した半導
体記憶装置の電位制御手段２００とは異なる電位制御手
段５００を設けている点が第１の実施例と異なり、その
他の構成は第１の実施例と同じであり、同じものには図
１と同符号を付している。
体記憶装置の電位制御手段２００とは異なる電位制御手
段５００を設けている点が第１の実施例と異なり、その
他の構成は第１の実施例と同じであり、同じものには図
１と同符号を付している。
【００５９】電位制御手段５００は、ＰＭＯＳＴｒ５０
１，５０２およびＮＭＯＳＴｒ５０３により構成してい
る。この電位制御手段５００について詳しく説明する。
１，５０２およびＮＭＯＳＴｒ５０３により構成してい
る。この電位制御手段５００について詳しく説明する。
【００６０】図３において、ＰＭＯＳＴｒ５０１，５０
２は、ビット線BLと反転プリチャージ制御イネーブル信
号XPR の信号線との間に直列接続されている。
２は、ビット線BLと反転プリチャージ制御イネーブル信
号XPR の信号線との間に直列接続されている。
【００６１】ＮＭＯＳＴｒ５０３は、ＰＭＯＳＴｒ５０
２と各ゲート，各ドレイン，各ソースを共通接続してい
る。ＰＭＯＳＴｒ５０１のゲートにはセンスアンプ活性
化信号SEが入力され、共通接続されたＰＭＯＳＴｒ５０
２とＮＭＯＳＴｒ５０３の各ゲートにはプリチャージ制
御イネーブル信号PRを入力している。
２と各ゲート，各ドレイン，各ソースを共通接続してい
る。ＰＭＯＳＴｒ５０１のゲートにはセンスアンプ活性
化信号SEが入力され、共通接続されたＰＭＯＳＴｒ５０
２とＮＭＯＳＴｒ５０３の各ゲートにはプリチャージ制
御イネーブル信号PRを入力している。
【００６２】以上のように構成された半導体記憶装置に
ついて、以下図３、図４を用いてその動作を説明する。
なお、図４は図３に示す半導体記憶装置のタイミング図
である。
ついて、以下図３、図４を用いてその動作を説明する。
なお、図４は図３に示す半導体記憶装置のタイミング図
である。
【００６３】この半導体記憶装置において、センスアン
プ活性化信号SEが“Ｌ”、プリチャージ制御イネーブル
信号PRが“Ｌ”、反転プリチャージ制御イネーブル信号
XPRが“Ｈ”の期間には、プリチャージ手段となるＰＭ
ＯＳＴｒ５０１、５０２が導通状態となり、反転プリチ
ャージ制御イネーブル信号XPR が“Ｈ”であるのでビッ
ト線BLがVcc 近辺の電位V1（V1＞＞Vcc-Vth ）までプリ
チャージされる。
プ活性化信号SEが“Ｌ”、プリチャージ制御イネーブル
信号PRが“Ｌ”、反転プリチャージ制御イネーブル信号
XPRが“Ｈ”の期間には、プリチャージ手段となるＰＭ
ＯＳＴｒ５０１、５０２が導通状態となり、反転プリチ
ャージ制御イネーブル信号XPR が“Ｈ”であるのでビッ
ト線BLがVcc 近辺の電位V1（V1＞＞Vcc-Vth ）までプリ
チャージされる。
【００６４】ここで、ある時刻Ts1 にプリチャージ制御
イネーブル信号PRが“Ｈ”、反転プリチャージ制御イネ
ーブル信号XPR が“Ｌ”に反転すると、ＰＭＯＳＴｒ５
０２が非導通状態となり、ディスチャージ手段となるＰ
ＭＯＳＴｒ５０１とＮＭＯＳＴｒ５０３が導通状態とな
る。反転プリチャージ制御イネーブル信号XPR が“Ｌ”
であるので、ビット線BLはディスチャージされ始める。
イネーブル信号PRが“Ｈ”、反転プリチャージ制御イネ
ーブル信号XPR が“Ｌ”に反転すると、ＰＭＯＳＴｒ５
０２が非導通状態となり、ディスチャージ手段となるＰ
ＭＯＳＴｒ５０１とＮＭＯＳＴｒ５０３が導通状態とな
る。反転プリチャージ制御イネーブル信号XPR が“Ｌ”
であるので、ビット線BLはディスチャージされ始める。
【００６５】次に、時刻Ts2 でセンスアンプ活性化信号
SEが“Ｈ”に変わると、ＰＭＯＳＴｒ５０１が非導通状
態となることにより電位制御手段５００は非動作状態と
なり、ビット線BLから切り離される。
SEが“Ｈ”に変わると、ＰＭＯＳＴｒ５０１が非導通状
態となることにより電位制御手段５００は非動作状態と
なり、ビット線BLから切り離される。
【００６６】このとき同時にセンスアンプ回路１１７が
活性化状態となる。この実施例では、この時刻Ts2 にお
けるビット線BLの電位V2（V2＞Vcc-Vth ）がセンスアン
プ回路１１７の回路しきい値Vcc-Vth を越えないように
各トランジスタのチャネル長、チャネル幅を調整してい
る。
活性化状態となる。この実施例では、この時刻Ts2 にお
けるビット線BLの電位V2（V2＞Vcc-Vth ）がセンスアン
プ回路１１７の回路しきい値Vcc-Vth を越えないように
各トランジスタのチャネル長、チャネル幅を調整してい
る。
【００６７】この図３の半導体記憶装置においても、図
１に示した半導体記憶装置と同様に、データ読み出し開
始時期に合わせてビット線BLの電位を制御することによ
り、ノイズに対して安定で、データの読み出しを高速に
行なう半導体記憶装置を構成することができる。
１に示した半導体記憶装置と同様に、データ読み出し開
始時期に合わせてビット線BLの電位を制御することによ
り、ノイズに対して安定で、データの読み出しを高速に
行なう半導体記憶装置を構成することができる。
【００６８】以上のようにこの実施例では、電位制御手
段５００をＰＭＯＳＴｒ５０１，５０２およびＮＭＯＳ
Ｔｒ５０３により構成しセンスアンプ活性化信号SE、プ
リチャージ制御イネーブル信号PR、反転プリチャージ制
御イネーブル信号XPR により制御することにより、ノイ
ズに対して安定で、データの読み出しが高速となる効果
を有する。
段５００をＰＭＯＳＴｒ５０１，５０２およびＮＭＯＳ
Ｔｒ５０３により構成しセンスアンプ活性化信号SE、プ
リチャージ制御イネーブル信号PR、反転プリチャージ制
御イネーブル信号XPR により制御することにより、ノイ
ズに対して安定で、データの読み出しが高速となる効果
を有する。
【００６９】また、出力回路としてセンスアンプ回路１
１７を用い、電位制御手段５００とセンスアンプ回路１
１７に対し同一のセンスアンプ活性化信号SEを入力し制
御することにより、確実に電位制御手段５００とセンス
アンプ回路１１７の同期が図れるという効果を有する。
１７を用い、電位制御手段５００とセンスアンプ回路１
１７に対し同一のセンスアンプ活性化信号SEを入力し制
御することにより、確実に電位制御手段５００とセンス
アンプ回路１１７の同期が図れるという効果を有する。
【００７０】なお、上記第１〜第２の実施例では、出力
回路としてカレントミラー型のセンスアンプ回路１１７
を用いており、電位制御手段２００，５００を設けるこ
とにより、センスアンプ活性化信号SEを早いタイミング
で入力することを可能とし、データ出力の一層の高速化
を図ったが、出力回路はインバータ，ＮＡＮＤなどの簡
単なゲートで構成してもよく、この場合には、回路構成
を簡略化することにより半導体集積回路の集積度を向上
させることができる。
回路としてカレントミラー型のセンスアンプ回路１１７
を用いており、電位制御手段２００，５００を設けるこ
とにより、センスアンプ活性化信号SEを早いタイミング
で入力することを可能とし、データ出力の一層の高速化
を図ったが、出力回路はインバータ，ＮＡＮＤなどの簡
単なゲートで構成してもよく、この場合には、回路構成
を簡略化することにより半導体集積回路の集積度を向上
させることができる。
【００７１】
【発明の効果】以上のようにこの発明は、データの読み
出し動作開始以前の期間にはビット線電位を出力回路の
回路しきい値に対して充分なマージンを持つ値に設定す
ることによりビット線上のノイズによる誤動作を防ぎ、
読み出し開始と同時にビット線電位を出力回路の回路し
きい値に対して最小限のマージンを保証した電位に設定
することによりデータの高速な読み出しが可能となる。
出し動作開始以前の期間にはビット線電位を出力回路の
回路しきい値に対して充分なマージンを持つ値に設定す
ることによりビット線上のノイズによる誤動作を防ぎ、
読み出し開始と同時にビット線電位を出力回路の回路し
きい値に対して最小限のマージンを保証した電位に設定
することによりデータの高速な読み出しが可能となる。
【図１】この発明の第１の実施例における半導体記憶装
置の概略構成図である。
置の概略構成図である。
【図２】同実施例における動作説明のためのタイミング
図である。
図である。
【図３】この発明の第２の実施例における半導体記憶装
置の概略構成図である。
置の概略構成図である。
【図４】同実施例における動作説明のためのタイミング
図である。
図である。
【図５】従来の半導体記憶装置の概略構成図である。
【図６】同従来例における動作説明のためのタイミング
図である。
図である。
１１１ メモリセル １１５ ＰチャネルＭＯＳトランジスタ（プリチャー
ジ回路） １１７ センスアンプ回路（出力回路） ２０１〜２０４ ＮチャネルＭＯＳトランジスタ ２１２ 電位設定回路 ２１６ 遅延回路 ５００ 電位制御手段 ５０１，５０２ ＰチャネルＭＯＳトランジスタ ５０３ ＮチャネルＭＯＳトランジスタ ＢＬ ビット線 ＷＬ ワード線 ＰＲ プリチャージ制御イネーブル信号 ＳＥ センスアンプ活性化信号 ＤＰＲ 遅延信号 ＸＰＲ 反転プリチャージ制御イネーブル信号
ジ回路） １１７ センスアンプ回路（出力回路） ２０１〜２０４ ＮチャネルＭＯＳトランジスタ ２１２ 電位設定回路 ２１６ 遅延回路 ５００ 電位制御手段 ５０１，５０２ ＰチャネルＭＯＳトランジスタ ５０３ ＮチャネルＭＯＳトランジスタ ＢＬ ビット線 ＷＬ ワード線 ＰＲ プリチャージ制御イネーブル信号 ＳＥ センスアンプ活性化信号 ＤＰＲ 遅延信号 ＸＰＲ 反転プリチャージ制御イネーブル信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 G11C 16/00 - 17/18
Claims (3)
- 【請求項１】 データを記憶するメモリセルと、前記メ
モリセルに接続されデータの入出力を制御するワード線
と、前記メモリセルに接続され記憶されたデータを読み
だすビット線と、前記ビット線に接続され前記メモリセ
ルから読みだしたデータを増幅し出力する出力回路と、
前記ビット線に接続されイネーブル信号により前記ビッ
ト線の電位をプリチャージするプリチャージ回路と、イ
ネーブル信号から反転した遅延イネーブル信号を生成す
る遅延回路と、前記ビット線に接続され前記イネーブル
信号と前記遅延イネーブル信号により前記ビット線の電
位を前記プリチャージ回路により設定されるプリチャー
ジレベルと前記出力回路の回路しきい値との中間の電位
に設定する電位設定回路とを備えた半導体記憶装置。 - 【請求項２】 電位設定回路を電源電位と接地電位の間
に直列接続した同一導電型の第１，第２，第３および第
４のＭＯＳトランジスタで構成し、前記第２，第３のＭ
ＯＳトランジスタのドレイン，ソースの共通接続点をビ
ット線に接続し、前記第１，第２のＭＯＳトランジスタ
のいずれか一方のゲートと、前記第３，第４のＭＯＳト
ランジスタのいずれか一方のゲートとに遅延イネーブル
信号を入力し、前記第１，第２，第３，第４のＭＯＳト
ランジスタの各ゲートのうち前記遅延イネーブル信号を
入力しなかったゲートにイネーブル信号を入力すること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 データを記憶するメモリセルと、前記メ
モリセルに接続されデータの入出力を制御するワード線
と、前記メモリセルに接続され記憶されたデータを読み
だすビット線と、前記ビット線に接続され前記メモリセ
ルから読みだしたデータを増幅し出力する出力回路と、
前記ビット線の電位をプリチャージするプリチャージ経
路とディスチャージするディスチャージ経路を含みイネ
ーブル信号により前記プリチャージ経路と前記ディスチ
ャージ経路の活性化期間を切り替える電位制御手段とを
備え、 前記電位制御手段を、ドレインを前記ビット線に接続し
ゲートにプリチャージ制御信号の遅延信号に相当する活
性化制御信号を入力した第１のＰチャネルＭＯＳトラン
ジスタと、ドレインを前記第１のＰチャネルＭＯＳトラ
ンジスタのソースに接続しゲートにプリチャージ制御信
号を入力しソースにプリチャージ制御信号の反転信号を
入力した第２のＰチャネルＭＯＳトランジスタと、前記
第２のＰチャネルＭＯＳトランジスタと各ゲート，各ソ
ース，各ドレインを共通接続したＮチャネルＭＯＳトラ
ンジスタとで構成した半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04217770A JP3086342B2 (ja) | 1992-08-17 | 1992-08-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04217770A JP3086342B2 (ja) | 1992-08-17 | 1992-08-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668672A JPH0668672A (ja) | 1994-03-11 |
| JP3086342B2 true JP3086342B2 (ja) | 2000-09-11 |
Family
ID=16709464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04217770A Expired - Fee Related JP3086342B2 (ja) | 1992-08-17 | 1992-08-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086342B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064512A (ja) | 2007-09-06 | 2009-03-26 | Panasonic Corp | 半導体記憶装置 |
| JP5165974B2 (ja) | 2007-09-10 | 2013-03-21 | パナソニック株式会社 | 半導体記憶装置 |
| JP5005713B2 (ja) | 2009-02-12 | 2012-08-22 | パナソニック株式会社 | 半導体記憶装置 |
-
1992
- 1992-08-17 JP JP04217770A patent/JP3086342B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0668672A (ja) | 1994-03-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
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