JP3101433B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は２段リセス型ゲート電
極を有する半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】（従来例１）従来の２段リセス型ゲート
電極を有する化合物半導体電界効果トランジスタの製造
方法として、例えば図１４(a) ないし(c) から図１５
(a) 〜(c) の工程断面図による方法が知られている。即
ち、ＧａＡｓ化合物半導体基板３１上に不純物のイオン
注入等を行って半導体活性層３２を形成し、この半導体
活性層３２上に窒化膜（ＳｉＮ）や酸化膜（ＳｉＯ）な
どの絶縁膜や、フォトレジストによるスペーサ層３３を
形成したのち、その上にゲートパターニングを行うため
のフォトレジスト３４を積層する。次いでフォトレジス
ト３４のゲートパターンをマスクにスペーサ層３３をＣ
Ｆ4 ＋Ｏ2 ガスによるＲＩＥ法にてエッチング除去し
て、図１４(a) に示すような幅Ｌが例えば０．５μｍの
開口部３５を形成する。上記でスペーサ層３３をフォト
レジストにより形成する場合は、その上に積層するフォ
トレジスト３４と種類の異なるものを用いる。

【０００３】次にフォトレジスト３４をマスクに開口部
３５を通して半導体活性層３２を所望量ウェットエッチ
ングして図１４(b) のように下部リセス領域３６ａを形
成する。この下部リセス領域３６ａの深さｔ1 は半導体
活性層３２の厚さが０．５μｍの場合で約０．１μｍで
ある。また下部リセス領域３６ａのリセス幅Ｗ1 はエッ
チング方法やエッチング液の種類にもよるが、約０．５
〜０．７μｍである。次に図１４(c) のように、スペー
サ層３３のみを緩衝フッ酸液により両側ほぼ０．２μｍ
程度ずつサイドエッチングを行う。その後スペーサ層３
３をマスクにして再度半導体活性層３２をウェットエッ
チングすることによって上部リセス領域３６ｂを形成
し、図１５(a) のような２段リセス領域３６が得られ
る。

【０００４】上記の上部リセス領域３６ｂを形成する２
回目のエッチングによって得られる２段リセス領域３６
の各寸法は、例えば上部リセス３６ｂの深さｔ2 は０．
２μｍ、幅Ｗ2 は１．１μｍであり、下部リセス３６ａ
の深さｔ1 は最初のエッチングによる深さと同じ０．１
μｍである。しかしながら下部リセス３６ａの幅Ｗ1′
は等方性ウェットエッチングにおいては０．９μｍ程に
なり、始めに形成された幅Ｗ1 より広がってしまう。

【０００５】その後図１５(b) に示すように、真空蒸着
等によりゲート電極金属３７ａをフォトレジスト３４上
及び開口部３５を通して２段リセス領域３６内に被着し
たのち、リフトオフ法によりフォトレジスト３４、及び
その上のゲート電極金属３７ａを除去することにより、
図１５(c) に示すような２段リセス領域３６内にゲート
長Ｌｇ（開口部３５の幅Ｌとほぼ同値）を有するゲート
電極３７が形成されて半導体装置が得られる。そして図
示していないが、上記工程の前後のいずれかの工程にお
いてゲート電極３７位置の両側にドレイン電極及びソー
ス電極を形成することによって電界効果トランジスタ
（ＦＥＴ）を構成する。

【０００６】（従来例２）図６は、本発明が対象とする
化合物半導体素子の一種である２段リセス型メタルショ
ットキー接合ゲート電極を有する電界効果型トランジス
タ（ＭＥＳＦＥＴ）を示す断面図であり、図１６は図６
の２段リセス型ゲート電極を形成するための従来の方法
の主要形成工程を示す断面図であり、図において、４１
はウエハ（化合物半導体基板）であり、４６はその表面
領域に形成された能動層である。４２（４２ａ，４２
ｂ）は該能動層４６上に形成されたオーミック電極、４
４は上段リセス、４５は下段リセスであり、４３はこの
下段リセス４５に形成されたゲート電極である。また、
図１６において、５２は絶縁膜、６２はレジストであ
る。但し、図６以外は、能動層４６はウエハ４１の一部
と考え表示してしない。

【０００７】図６および図１６に示すＭＥＳＦＥＴ等で
は、高出力化するためにはゲート電極４３とオーミック
電極４２ａ，４２ｂに印加する電圧を大きくしなければ
ならない。このように耐圧を高めるためには、ゲート電
極４３の近傍の能動層４６を薄くする等してゲート電極
４３のバイアス時にゲート電極４３近傍に空乏層が横に
広がりやすい構造にする方法がある。その一方法とし
て、２段リセス型ゲート構造にする方法がある。次にそ
の従来の形成方法について説明する。

【０００８】図１６(a) に示すように、ウエハ４１上全
面にＳｉＯ2 からなる絶縁膜５２を約０．１μｍ厚にＣ
ＶＤ法等で堆積し、この上に厚さ約０．５μｍのレジス
ト６２を形成し、そのゲート電極形成部位付近に開口幅
０．５μｍの開口パターンを形成する。次に、図１６
(b) のように、レジスト６２をマスクに下層の絶縁膜５
２をフッ酸を用いたウエットエッチング，またはＣＨＦ
3 ＋Ｏ2 ガス等を用いたドライエッチングによりエッチ
ングする。次に、図１６(c) のように、絶縁膜５２をマ
スクにウエハ４１を酒石酸等を用いたウエットエッチン
グ，または塩素系ガスを用いたドライエッチングにより
エッチングし、深さ約０．１μｍのリセス４７を形成す
る。次に、図１６(d) のように、絶縁膜５２をフッ酸等
で選択的にサイドエッチングし、絶縁膜５２の開口部を
広げる。次に、図１６(e) のように、絶縁膜５２をマス
クにウエハ４１を酒石酸等を用いたウエットエッチング
によりエッチングすると、上記下段リセス４７をさらに
下方にほりこんだ深さ約０．３μｍ，幅約０．９μｍの
下段リセス４５，及び深さ約０．１μｍ，幅約１．４〜
２．４μｍの上段リセス４４を形成する。次に、図１６
(f) に示すように、ゲート電極用金属としてＴｉ／Ａｕ
等を蒸着し、リフトオフ法を行うことにより、ゲート幅
約０．５μｍ，ゲート高さも約０．５μｍのゲート電極
４３を有する図１６(g) のような構造、つまり図６の構
造が形成される。

【０００９】（従来例３）図１７は従来のこの種の２段
リセス形電界効果トランジスタの２段リセス形成法のさ
らに他の例を示す図であり、図において、７１は半導体
基板、７８は活性層、７２はオーミック電極、７３は絶
縁膜、７４はレジスト、７５は第１のリセス、７６は第
２のリセス、７７はショットキー金属である。

【００１０】次に製作工程について説明する。図(a) に
おいて、半導体基板７１上に形成された活性層７８上に
ソース，ドレイン、オーミック電極７２を形成した後、
絶縁膜７３、例えばＳｉＮ膜を全面に形成する。次にＦ
ＥＴのゲート電極を形成したい位置に開口部をもつレジ
ストパターン７４を形成する。

【００１１】次に図(b) に示すように、レジスト開口部
の絶縁膜７３をＳＦ6 プラズマ処理等によりエッチング
した後、露出された活性層７８のＧａＡｓを適当なＧａ
Ａｓエッチング液、例えばＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2
Ｏ＝３：１：１でエッチングし、第１のリセス７５を得
る。

【００１２】次に図(c) に示すように、絶縁膜７３を適
当なエッチング液、例えばＨＦ水溶液３０％に浸漬する
ことにより、これをサイドエッチングする。この状態で
先に述べたＧａＡｓエッチング液に浸漬すると、さらに
深くエッチングされる第１のリセス７５に加えて第２の
リセス７６が得られ、エッチング形状は図(d) に示すよ
うに２段構造となる。

【００１３】次にショットキーメタル７７、例えばＴｉ
／Ｐｔ／Ａｕ＝５００オングストローム／５００オング
ストローム／５０００オングストロームを蒸着し、図
(e) の状態とする。次にリフトオフ工程でレジスト７４
とその上の不要な金属を除去し、図(f) の状態を得る。

【００１４】

【発明が解決しようとする課題】以上のような方法で従
来の２段リセスを有する化合物半導体電界効果トランジ
スタ素子が得られるのであるが、２段リセスの形成に当
たってスペーサ層３３，あるいは絶縁層５２，７３のサ
イドエッチングはフォトレジスト３４，６２，７４の開
口部を通して供給されるエッチング液あるいはエッチン
グガスの浸漬時間でそのエッチング量を制御するもので
あるが、エッチング液の供給がウェハ面内で不均一であ
ったり、半導体活性層／スペーサ層（絶縁層）／フォト
レジストの付着力によってエッチング速度が変わるなど
のためにサイドエッチング量の制御が不安定となり、ロ
ット間，ウェハ間でそのサイドエッチ量にバラツキがで
るものであった。そして、この絶縁膜のサイドエッチ量
によって第１，第２リセスの幅が決定されるため上記サ
イドエッチ量のバラツキによってリセス形状が大きくば
らつくという問題があった。また、このようなロット
間，ウェハ間でのサイドエッチ量のバラツキによってリ
セス形状にバラツキ、変動があると、これはＦＥＴの特
性を決定するソース抵抗Ｒｓ，ゲート・ドレイン耐圧Ｖ
gd0 をばらつかせ、歩留り低下の原因となっていた。

【００１５】この発明は上記のような問題点を解消する
ためになされたもので、２段リセス構造をロット間，ウ
ェハ間で均一なものを安定して形成することができ、素
子特性の高均一化，素子価格の低下を図ることができる
半導体装置の製造方法を得るさとを目的としている。ま
たこの発明はさらにＴ型ゲート電極を形成することので
きる半導体装置の製造方法を得ることを目的とする。

【００１６】

【課題を解決するための手段】この発明の請求項１の２
段リセスを有する半導体装置の製造方法は、まず半導体
活性層上に上部リセスの幅Ｗ2 とゲート長Ｌｇを決める
パターニングをフォトレジストの塗布により行い、この
フォトレジストをマスクに半導体活性層をＲＩＥ法など
によりドライエッチングして上部リセス領域とダミーゲ
ートを形成し、次いで、該上部リセス領域内に絶縁物を
埋め込んでから該リセス上面を含む半導体活性層上にダ
ミーゲートより幅の広い開口部をフォトレジストの塗
布，パターニングによって形成し、該フォトレジストを
マスクに上部リセス領域内の絶縁物をエッチングによっ
て一部除去した後、ダミーゲートとなっている半導体活
性層及びその下の半導体基板をエッチングして下部リセ
ス領域を形成することによって２段リセスを得、この２
段リセス領域内に真空蒸着、リフトオフにてＴ型のゲー
ト電極を形成するものである。

【００１７】また発明の請求項２の２段リセス構造を有
する半導体装置の製造方法は、半導体活性層上に絶縁膜
にてダミーゲートとサイドウォールを形成したのち、該
サイドウォールの両側に露出する半導体活性層上にダミ
ーゲートとサイドウォールの頭出しを行なうようにフォ
トレジストを塗布し、その後、サイドウォールのみをド
ライエッチングにより選択的に除去したのち、フォトレ
ジストとダミーゲートをマスクにウェットエッチングに
て半導体活性層をエッチングして上部リセスを形成し、
上記フォトレジストを一旦除去したのち、上部リセス領
域を含む半導体活性層上に再度フォトレジストを塗布し
てダミーゲートの頭出しを行なってから該フォトレジス
トをマスクにダミーゲートのみをウェットエッチングに
て選択的に除去し、さらにその下の半導体活性層をウェ
ットエッチングして下部リセス領域を形成することによ
って２段リセスを得、この２段リセス領域内に真空蒸
着、リフトオフにてゲート電極を形成させるものであ
る。

【００１８】この発明の請求項３の２段リセス構造を有
する半導体装置の製造方法は、絶縁膜の代わりにレジス
トと混合しにくいＰＭＧＩ（ポリ・メチル・グルタール
・イミド）を採用し、ＰＭＧＩのサイドエッチングレー
トを露光により制御し、その後アルカリ現像液で所望幅
だけ現像除去するようにしたものである。即ち、より詳
細には、半導体基板上に、ＰＭＧＩ（ポリ・メチル・グ
ルタール・イミド）を塗布，露光する工程と、上記基板
上に、下段リセスの大きさに相当する開口部を有するレ
ジストパターンを形成し、かつ、上記ＰＭＧＩをエッチ
ングして同じ程度の開口部を有するＰＭＧＩパターンを
形成する工程と、上記ＰＭＧＩをマスクに基板をエッチ
ングし、下段リセスを形成する工程と、上記ＰＭＧＩの
開口部を現像することにより、開口部寸法を上段リセス
に相当する大きさに広げる工程と、上記ＰＭＧＩをマス
クに基板をエッチングし、上段リセスおよびさらに深さ
を深くした下段リセスからなる２段リセスを形成する工
程と、上記２段リセスの下段リセス上に上記レジストを
用いて蒸着リフトオフによりゲート電極を形成する工程
とを含むものである。

【００１９】この発明の請求項４の２段リセス構造を有
する半導体装置の製造方法は、光照射アシストエッチン
グを用いてサイドエッチを用いることなく２段リセス構
造を得るようにしたものである。

【００２０】この発明の請求項５の２段階リセス構造を
有する半導体装置の製造方法は、半導体基板上の半導体
活性層上にその開口形成部にオーバーハング形状を有す
るレジストパターンを形成する工程と、次いで光アシス
トエッチングを用いて上記レジストパターンの上部開口
部をマスクとして上記半導体活性層をエッチングし、第
１のリセスを得る工程と、続いて光を用いない化学反応
のみによるエッチングを上記レジストの開口部下部をマ
スクとして行い第２のリセス，及びさらに深さを深くし
た第１のリセスを得る工程とを含むものである。

【００２１】この発明の請求項６の２段階リセス構造を
有する半導体装置の製造方法は、半導体基板の半導体活
性層上にその開口形成部にオーバーハング形状を有する
レジストパターンを形成する工程と、次いで光を用いな
い化学反応のみによるエッチングを上記レジストの開口
部下部をマスクとして行なうことにより第２のリセスを
得る工程と、光アシストエッチングを上記レジストの開
口部上部をマスクとして行うことにより第１のリセスを
得る工程とを含むものである。

【００２２】この発明の請求項７のオーバーハング形状
のレジストの形成工程は、請求項５または６記載の半導
体装置の製造方法において、テーパ状の断面形状を持つ
絶縁膜を形成する工程と、該絶縁膜パターン部分に開口
部を持つレジストパターンを形成する工程と、該レジス
トを加熱することにより熱ダレを生ぜしめ該絶縁膜側面
に圧着させる工程と、該絶縁膜をエッチング除去する工
程とからなるを含むものである。

【００２３】

【作用】この発明の請求項１，２の２段リセスを有する
半導体装置の製造方法では、２段リセス領域を上部リセ
ス、下部リセスと区分して形成することによって、個々
にリセス寸法を制御することができるので、特定した形
状の２段リセスを確実に形成することができ、Ｔ型ゲー
ト電極をも容易に得ることができるものである。

【００２４】この発明の請求項３の半導体装置の製造方
法では、ＰＭＧＩのエッチング量を露光により、約０．
０１μｍ／ｓｅｃレベルにまで高精度に制御可能にする
ので、その後アルカリ現像液で所望時間現像除去するこ
とにより、リセス形状の高均一化が図れる。

【００２５】この発明の請求項４、５，６の２段リセス
の構造を有する半導体装置の製造方法では、オーバーハ
ング形状のレジストパターンをマスクとしてその上部開
口幅でリセス幅が規定されるよう光アシストエッチング
を用いて第１のリセスを形成し、一方上記レジストパタ
ーンの下部開口幅でリセス幅が規定されるようウェット
エッチングにより第２のリセスを形成するから、絶縁膜
をサイドエッチして第２のリセスを得る方法におけるよ
うな第２のリセス幅のばらつきが生じない。

【００２６】

【実施例】以下、この発明の実施例を図について詳細に
説明する。 実施例１ 図１(a) 〜(d) および図２(a) 〜(d) は請求項１の発明
の一実施例を工程順に示す断面図である。図１(a) に示
すように、ＧａＡｓ半導体基板１上に半導体活性層２を
形成し、この半導体活性層２上にフォトレジスト３を塗
布し、上部リセス幅Ｗ2 に相当する開口パターンと、そ
の開口パターン内にゲート長Ｌg に相当するパターンを
形成する。

【００２７】次に、上記のようにパターン形成したフォ
トレジスト３をマスクにしてＳＦ6＋ＳｉＣｌ4 ガスを
用いたＲＩＥ法によるドライエッチングにて半導体活性
層２をエッチングして図１(b) に示すような上部リセス
領域４の両脇の部分に相当する凹部を形成するととも
に、該両凹部間にダミーゲート５を残して形成し、その
後フォトレジスト３を除去する。ここで上部リセス領域
４の幅Ｗ2 は図１(a) のように予めフォトレジスト３の
塗布、パターン形成時に決められているので、スペーサ
層のサイドエッチング量のバラツキによってリセス形状
が一定しないというような従来法の問題点は解消され
る。

【００２８】次に、図１(c) に示すように上部リセス領
域４内に窒化膜（ＳｉＮ）、酸化膜（ＳｉＯ）あるいは
窒化酸化膜（ＳｉＯＮ）などの絶縁膜やフォトレジスト
を絶縁物６として埋め込んで表面を平坦化した後、絶縁
物６を埋め込んだ上部リセス領域４を含む半導体活性層
２上にダミーゲート５幅Ｌg より幅が広く上部リセス幅
Ｗ2 より幅の狭い開口パターンを有するフォトレジスト
７を塗布により形成する（図１(d) ）。なお、上部リセ
ス領域４内の絶縁物６をフォトレジストで形成する場合
には、その上に形成したフォトレジスト７の現像時にリ
セス内のフォトレジストまでが現像されないようにする
ことが必要であり、そのために両者は異種のレジスト材
料を用いることが好ましい。

【００２９】次いで、フォトレジスト７をマスクとして
上部リセス領域４内の絶縁物６の一部をドライエッチン
グにて図２(a) のように除去したのち、上部リセス領域
４内に残っている絶縁物６をマスクにダミーゲート５及
びその下の半導体活性層２を酒石酸系またはリン酸系エ
ッチング液にてエッチングしていって下部リセス８を形
成することにより、図２(b) に示すような２段リセス９
が得られる。その後、２段リセス９内およびフォトレジ
スト７上にゲート電極金属１０ａを真空蒸着法により被
着させ、不要なゲート電極金属１０ａをフォトレジスト
７とともにリフトオフにて除去することにより、図２
(c) に示すような２段リセス９内にＴ型ゲート電極１０
を有する半導体装置が得られる。なお、上部リセス４内
の絶縁物６をドライエッチング又はウェットエッチング
により除去することにより、図２(d) に示す形態として
もよい。

【００３０】このような本実施例１においては、２段リ
セス領域を上部リセス領域と下部リセス領域の２つの工
程に完全に分けて形成するようにしているので、従来の
２段リセスの形成方法のように、絶縁層のサイドエッチ
ングのバラツキによって上段、下段リセスのリセス形状
にバラツキを生ずるということがなくなり、かつ最初に
形成された下部リセスの幅が上部リセス形成のためのエ
ッチングによって拡がってしまうという問題もなくな
り、２段リセスを安定して形成することができる。ま
た、上部リセスと下部リセスの形成を分けるのに絶縁物
６を用いているので、この絶縁物６により下部を細く、
上部が太いＴ型ゲート電極を容易に得ることができ、ゲ
ート抵抗が小さくかつ耐圧の向上した安定した性能の半
導体装置を歩留りよく製造することができる。

【００３１】実施例２ 図３(a) 〜(d)、図４(a) 〜(c)および図５(a) 〜(c)は
請求項２の発明の一実施例を工程順に示す断面図であ
る。図３(a)に示すように、まず半導体基盤１上に形成
した半導体活性層２上面にＳｉＮ、ＳｉＯＮなどの絶縁
膜１１を形成し、この絶縁膜１１上にフォトレジスト１
２を塗布しパターニングを行なう。そして、このフォト
レジスト１２をマスクにＲＩＥ法などのドライエッチン
グにて他の部分の絶縁膜１１を除去し（図３(b))、次い
でフォトレジスト１２を除去して図３(c)のように半導
体活性層２上にダミーゲート１３を形成する。このダミ
ーゲート１３の幅により、後で形成されるゲート電極の
長さＬｇが決定される。

【００３２】次に、ダミーゲート１３、および半導体活
性層２上の全面にダミーゲート１３を構成する絶縁膜と
は異なる材質、例えばＳｉＯを用いてプラズマＣＶＤに
て絶縁膜１４を図３(d) のように形成する。その後、Ｅ
ＣＲ（Electron Cyclotron Resonance) エッチングの如
きドライエッチングにてダミーゲート１３上と半導体活
性層２上の両端の絶縁膜を除去することにより、ダミー
ゲート１３の両側に所望の幅のサイドウォール１５′，
１５を図４(a) のように形成する。

【００３３】次に、図４(b) に示すようにダミーゲート
１３およびサイドウォール１５、１５の頭出しを行なわ
れるように半導体活性層２上にフォトレジスト１６を塗
布する。次いで、ＲＩＥ法によるドライエッチングにて
サイドウォール１５、１５のみを選択的に除去したの
ち、フォトレジスト１６およびダミーゲート１３をマス
クに半導体活性層２を酒石酸系またはリン酸系エッチン
グ液にてエッチングし、図４(c) のように上部リセス１
７およびダミーゲート１８を形成する。

【００３４】図４(c) におけるフォトレジスト１６を一
旦除去したのち、図５(a) のようにダミーゲート１８の
頭出しが行なわれるように半導体活性層２上に新たにフ
ォトレジスト１９を塗布する。次に、このフォトレジス
ト１９をマスクにしてダミーゲート１３のみを緩衝フッ
酸液によるエッチングで選択的に除去したのち、引続い
てダミーゲート１８及びその下の半導体活性層２を酒石
酸系またはリン酸系エッチング液を用いてエッチングし
ていき、図５(b) のように半導体活性層２内に下部リセ
ス２０を形成することにより、上部リセス１７と下部リ
セス２０とにより２段リセス領域２１が得られる。

【００３５】その後、２段リセス領域２１内およびフォ
トレジスト１９上にゲート電極金属１０ａを蒸着し、不
要なゲート電極金属１０ａをフォトレジスト１９ととも
にリフトオフすることにより、図５(c) に示すように、
２段リセス領域２１内にゲート電極１０を形成した半導
体装置が得られる。

【００３６】このような本実施例２においては、実施例
１と同様２段リセス領域を上部リセス領域と下部リセス
領域の２つの工程に分けて形成するようにしたので、従
来の２段リセスの形成のように下部リセス幅が変動する
こともなく、２段リセスを安定して形成することができ
る。また、下部リセス形成のためのフォトレジスト１９
をダミーゲート１３をマスクとして基板をエッチングし
た空間を埋めるように形成しているので、やはりＴ型の
ゲート電極を容易に形成することができ、ゲート抵抗が
小さくかつ耐圧の向上した安定した性能の半導体装置を
歩留りよく製造するできる。

【００３７】なお、上記実施例１，２において、酒石酸
系あるいはリン酸系、緩衝フッ酸などのエッチング液を
用いたウェットエッチングの工程は、それらに限定され
るものではなく、ドライエッチングによることも可能で
ある。また、ゲート電極金属としては、Ａｌ、ＷＳｉ、
Ｔｉ／Ａｌ、Ｔｉ／Ｍｏ／Ａｌ、Ｔｉ／Ｍｏ／Ｔｉ／Ａ
ｕなどの１種または２種以上の積層構造の金属を用いる
ことができる。

【００３８】実施例３ 以下、本発明の半導体装置の製造方法の一実施例を図に
ついて説明する。図６は該実施例による２段リセス型ゲ
ートを有する化合物半導体電界効果型トランジスタの断
面図、図７はその製造方法の主要工程を示す断面図であ
る。図６において、４１はＧａＡｓ半導体基板、４６は
半導体基板４１上に形成された能動層、４４は上段リセ
ス、４５は下段リセス、４２ａ，４２ｂはオーミック電
極である。また図７において、５０は絶縁膜、６０はレ
ジストである。

【００３９】次に、製造方法について説明する。図(a)
に示すように、半導体基板４１の上面にＳｉＯ等の絶縁
膜を形成し、その上にフォトレジストを塗布し、これを
約１〜２μｍの幅にパターニングを行い、このフォトレ
ジストパターンをマスクとして上記絶縁膜をエッチング
することにより、上段リセスに相当する大きさの１〜２
μｍ幅の絶縁膜５０を形成する。次に、図(b) のよう
に、この上にレジスト６０を約０．５μｍの厚みに塗布
し、ゲート電極パターンに相当する約０．５μｍ幅のレ
ジスト６０開口パターンを形成する。次に、図(c) のよ
うに、レジスト６０をマスクに絶縁膜１０をフッ酸を用
いたウエットエッチング，またはＣＨＦ3 ＋Ｏ2 ガス等
のドライエッチングによりエッチングして、該絶縁膜５
０にゲート電極パターンに相当する開口を形成する。こ
のとき絶縁膜５０の開口幅は約０．６μｍとなる。さら
に、この絶縁膜５０をマスクに半導体基板１を酒石酸等
を用いたウエットエッチング，または塩素系ガスを用い
たドライエッチングによりエッチングし、深さ約０．１
μｍ，幅約０．５〜０．７μｍのリセス４７を形成す
る。ここで、ウエットエッチングを行った場合、深さ方
向にエッチングされると同時に、基板材料の面方位，エ
ッチング液等にもよるが、例えば１．０に対し０．７等
の割合で、横方向にもエッチングされ、リセス４７の開
口幅は上記０．５μｍの開口パターンより広がるため、
ここでのエッチングは寸法制御性向上の点からは上記絶
縁膜のエッチングも含めてドライエッチングを用いる方
がより望ましいものである。次に、図(d) のように、約
１〜２μｍの幅の上記絶縁膜５０をフッ酸等で全部除去
する。次に、図(e) に示すように、半導体基板１を酒石
酸等のエッチング液を用いたウエットエッチングにより
エッチングして、上記下段リセス４７をさらに下方にほ
りこんだ深さ約０．３μｍ，幅約０．９μｍの下段リセ
ス４５，及び深さ約０．１μｍ，幅約１．４〜２．４μ
ｍの上段リセス４４を形成する。次に、図(f) のよう
に、Ｔｉ／Ａｕ等のゲート電極４３用金属を蒸着し、リ
フトオフすると、図(g) のように、２段リセスゲートが
形成できる。

【００４０】このような本実施例においては２段リセス
を有する化合物半導体素子の製造方法において、絶縁膜
５０を化合物半導体基板４１上に所望の大きさにエッチ
ングして残しておき、これにレジスト６０による開口を
利用して下段リセスを形成し、その後、該絶縁膜５０を
エッチングした後、基板４１をエッチングすることによ
り２段リセス４４，４５を形成して、上記絶縁膜５０の
寸法により上段リセス４４の寸法を規定するようにした
ので、リセス形状を寸法均一性よく形成することがで
き、これにより、素子性能を均一にできる。従って、良
品率を向上でき、ひいては素子の価格をより大きく低減
することができる。

【００４１】実施例４ 図８は請求項３の発明の２段リセス型ゲートを有する化
合物半導体電界効果トランジスタ素子の製造方法の一実
施例の主要工程の断面図であり、図７と同一符号は同一
のものを示し、５１はＰＭＧＩ、６１はレジストであ
る。

【００４２】次に、製造方法について説明する。図(a)
に示すように、半導体基板４１上にＰＭＧＩ５１を約
０．１μｍの厚さに塗布し、波長３００ｎｍ以下，特に
波長２８０ｎｍの光（ＤｅｅｐＵＶ光）を用いて１Ｗ／
ｃｍ2 の露光エネルギーで全面を露光を行う。ＰＭＧＩ
は後の工程で使用する光学露光用レジストと混合しにく
い性質を有するはかりでなく、ＤｅｅｐＵＶ光に感光
し、一般的な光学露光用レジストと同じく、アルカリ現
像液で現像されるという性質を有するものである。次
に、図(b) においては、光学用レジスト６１を約０．５
μｍ厚に塗布し、その後半導体基板４１上にゲートパタ
ーンとなる約０．５μｍ幅の開口部を有するように、露
光／現像し、パターニングする。この時、ＰＭＧＩ５１
はアルカリ現像液で現像されて開口する。

【００４３】次に、図(c) のように、レジスト６１をマ
スクにウエハ４１を酒石酸等を用いたウエットエッチン
グ，または塩素系ガスを用いたドライエッチングにより
エッチングし、約０．１μｍ深さのリセス４７を形成す
る。ここで、上記のように、寸法制御性向上の点からは
ドライエッチングを用いる方が望ましい。次に、図(d)
のように、ＰＭＧＩ５１をＴＭＡＨ（テトラメチルアン
モニウムハイドロオキシド）を２．３８重量パーセント
含むアルカリ現像液で現像を行う。この際上記露光条件
で露光を行っていることにより、ＰＭＧＩのアルカリ現
像液に対するエッチングレートを約１００オングストロ
ーム／ｓｅｃレベルに制御することが可能であり、この
現像を、ＰＭＧＩエッチング開口幅（約２〜８μｍ）と
して所望値が得られる時間、例えば０．２μｍ〜０．３
μｍ横方向に余分にエッチングを行いたい場合には２０
〜３０秒間エッチング液に浸漬して現像を行うことによ
り、所望幅のＰＭＧＩレジスト５１開口を得ることがで
きる。次に、図(e) のように、レジスト６１をマスクに
ウエハ４１を酒石酸等でエッチングすると、深さ約０．
３μｍ，幅約０．９μｍの下段リセス４５、および深さ
約０．１μｍ，幅約１．４〜２．４μｍの上段リセス４
４が形成される。以下は、ゲート電極用金属であるＴｉ
／Ａｕ等を蒸着し、リフトオフ法を行うことにより、ゲ
ート幅約０．５μｍ，ゲート高さも約０．５μｍのリセ
スゲート電極４３を有する図６の構造が形成される。

【００４４】このような本実施例においては、２段リセ
スを有する化合物半導体電界効果型トランジスタ素子の
製造方法において、上段リセス寸法を規定するのに、絶
縁膜の代わりにエッチングレートの制御性の高い、即
ち、アルカリ現像液に対するエッチングレートを１００
オングストローム／ｓｅｃレベルまで制御することので
きるＰＭＧＩを用いたので、やはりリセス形状の寸法均
一性を大きく向上でき、素子性能を均一にでき、これに
より良品率を向上でき、ひいては素子の価格を大きく低
減できるという効果がある。

【００４５】実施例５ 図９は請求項５の発明の一実施例による半導体装置の製
造方法を示し、図において、７１はＧａＡｓ等の半導体
基板、７８は該半導体基板７１上に形成された活性層、
７２はソース，ドレイン電極を形成するオーミック電
極、７５は下段の第１のリセス、７６は上段の第２のリ
セス、７７は下段リセス７５上に形成されるショットキ
ー金属、８４はレジストである。なお、図中の各部の寸
法は、活性層厚は２０００〜６０００オングストロー
ム、レジストの開口幅は０．１〜１μｍでその上部開口
幅と下部開口幅との差は０．１〜０．３μｍ、第１リセ
スの深さは５００〜１５００オングストローム、第２リ
セス６の深さは１０００〜２０００オングストローム、
ゲート電極幅は上記レジストの上部開口幅と同じであ
る。

【００４６】次に製造方法について説明する。図(a) に
おいて、半導体基板７１上に形成された半導体活性層７
８上にソース，ドレイン，オーミック電極７２を形成し
た後、ゲートショットキー電極を形成する部分の所望す
る領域を開口部とするレジストパターン８４を形成す
る。ここで、レジストパターン８４はオーバーハング形
状の断面プロファイルを持つように、即ち上部開口部Ａ
が狭く、下部開口部Ｂが広くなるように形成する。

【００４７】ここで上記レジスト１４のオーバーハング
プロファイル形状は、該レジストにイメージリバーサル
レジストあるいはネガ型レジストを用いるとこれを容易
に得ることができる。これは、これらのレジストでは光
が当たった所がレジストが残るため、光を上方からレジ
ストに対しあてたとき、光は膜厚方向に減衰していき、
深い所では光のあたる範囲が狭くなるため、下部開口部
が広く上部開口部が狭いオーバーハングプロファイルを
容易に得られるためである。

【００４８】また、このオーバーハング形状レジスト８
４を形成する際には、光の遮蔽性の向上を目的として、
レジスト８４の上に任意の金属膜を形成するようにすれ
ば、該光が深い所に届く量がより少なくなり、オーバー
ハング形状をより容易に得ることができるものである。

【００４９】次に光アシストエッチングを用いて上記半
導体活性層７８をエッチングすることにより、図(b) に
示すような深さ約０．０５〜０．１５μｍの第１のリセ
ス構造７５を得る。この時、レジスト８４がオーバーハ
ング形状であるため、エッチングはレジスト８４の上部
開口幅Ａの分だけ行なわれる。ここで、光アシストエッ
チングは、図１２に示すように、光で励起されたときに
のみ半導体エッチング反応が進むような性質をもつ液９
１、例えば基板７１，７８がＧａＡｓであれば、Ｈ2 Ｓ
Ｏ4 ＋Ｈ2 Ｏ，ＨＣｌ水溶液，Ｃ6 Ｈ2 （ＯＨ）2 （Ｓ
Ｏ3 Ｎａ）2 ＋Ｈ2 Ｏ（酒石酸）などに浸漬した状態
で、被エッチング部に光を照射するようにして行なうも
のである。あるいは図１３に示すように、光で励起され
たときにのみ半導体のエッチング反応が進むようなガ
ス、例えば基板７１，７８がＧａＡｓであれば、常温Ｃ
ｌ2 ガス雰囲気９２内にウェハを設置し、被エッチング
部に光を照射することでエッチングを行なうこともでき
る。このいずれにおいても、用いる光としては波長７０
００オングストローム以下の光を用いることができる。

【００５０】次に、光を用いない通常のエッチングを、
例えば硫酸系エッチャント、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ
2 Ｏ＝３：１：１により、上記オーバーハング形状レジ
スト８４を用いて基板７１に対し行うことにより、図
(c) に示すようにさらに深さ方向にほりこんだ第１のリ
セス７５に加えて深さ約０．１〜０．２μｍの第２のリ
セス７６が２段リセスを得られる。この時、この第２の
リセスのエッチングはレジスト８４の広い開口幅Ｂを持
つ下部開口部をマスクとして行なわれるため、先の第１
のリセス７５より広いエッチングが行なわれ、結果とし
て上記下段リセス７５と上段リセス７６とからなる２段
リセス構造が得られる。

【００５１】次に図(d) に示すように、ショットキー金
属７７を全面蒸着し、リフトオフを行うことでゲート電
極７３を形成し、図(e) に示すような所望のＦＥＴを得
る。

【００５２】このような本実施例の製造方法では、光ア
シストエッチングを用いて第１のリセス７５を形成した
後、次にウェットエッチングを用いて第２のリセス７６
を形成するから、第２のリセス７６の幅はフォトレジス
トパターン８４の下部開口部の幅Ｂとウェットエッチン
グの等方性エッチングの性質とによって決まり、絶縁膜
をサイドエッチして第２のリセスを得る方法におけるよ
うな第２のリセス形状のばらつきは生じない。また、図
(b) から図(c) の工程で第１のリセス７５の幅はウエッ
トエッチングの横方向への広がりによって広がるが、そ
の広がる前の該第１のリセス７５の幅は光アシストエッ
チングにより規定されており、その広がりの割合もエッ
チングの種類によって決まってくるから、その広がりに
よるリセス形状のバラツキもほとんど生じない。従っ
て、本実施例では、２段リセス構造としてロット間，ウ
ェハ間で均一なものを安定して形成することができ、素
子特性の高均一化，素子価格の低下を図ることができ
る。

【００５３】実施例６ 図１０は請求項６の発明の一実施例による半導体装置の
製造方法を示し、上記実施例５では光アシストエッチン
グによる第１のリセス７５の形成を先に行い、その後通
常のウェットエッチングにより第２のリセス７６の形成
を行ったが、本実施例６は図１０に示すように、ウェッ
トエッチングによる第２のリセス７６の形成を先に（図
(b) において）行い、その後光アシストエッチングによ
る第１のリセス７５の形成（図(c) において）を行うよ
うにしたものである。本実施例においても実施例５と同
様、第２のリセスの幅はフォトレジストパターン８４の
下部開口部の幅Ｂと、ウェットエッチングによる横方向
へのエッチングの広がりの割合によって決まり、該リセ
ス形状のばらつきは生じない。従って、上記実施例５と
同様、２段リセス構造をロット間，ウェハ間で均一に安
定して形成でき、素子特性の高均一化，素子価格の低下
を図ることができる。さらに、本実施例では、下段の第
１のリセスの形成を、上段の第２のリセスの形成の後に
行っているので、該下段リセス７５の幅はフォトレジス
トパターン８４の上部開口幅Ａのそのものとなり、より
２段リセス形状を安定に形成できる。

【００５４】実施例７ 図１１は請求項７の発明の一実施例による半導体装置の
製造方法を示し、本実施例７は、図９，１０の(a)にお
けるオーバーハングレジストプロファイル形状を得るた
めの方法に関するものである。図１１(a)に示すよう
に、まずテーパ形状を持つ絶縁膜９０を形成した後、図
(b)に示すように、絶縁膜９０の部分に開口部を有する
レジストパターン８４を設ける。次に、１５０〜２００
℃の熱処理を行なうことによってレジスト８４の熱ダレ
を起こし、上記絶縁膜９０との間の隙間を埋めることに
より、図(c)の状態を得る。次に絶縁膜９０を適当なエ
ッチング方法、例えばＨＦ水溶液３０％に浸漬すること
により除去し、図(d)の状態を得るものである。

【００５５】

【発明の効果】以上述べたように、この発明によれば、
２段リセス領域を上部リセス領域と下部リセス領域の２
つの工程に分けて形成するようにしたので、従来の２段
リセス形成のように下部リセス幅が変動することもな
く、２段リセスを安定して形成することができる。ま
た、ゲート電極の形成においてＴ型ゲート電極をも容易
に得ることができ、安定した性能の半導体装置を歩留り
よく製造することができる効果がある。

【００５６】また、２段リセスを有する化合物半導体素
子の製造方法において、上段リセス寸法を規定する絶縁
膜を所望の大きさにエッチングするようにしたので、あ
るいは、絶縁膜の代わりに露光によりエッチングレート
の制御性を高くすることのできるＰＭＧＩを採用するよ
うにしたので、リセス形状の寸法均一性を向上でき、素
子性能を均一にでき、これにより良品率を向上でき、素
子の価格を大きく低減できるという効果がある。

【００５７】さらに、この発明にかかる半導体素子の製
造方法によれば、２段リセス構造の第１のリセスを光ア
シストエッチングで行なうようにしたため、絶縁膜のサ
イドエッチンクを用いて第２リセスを形成する従来法に
おけるようにバラツキを生じることなく、２段リセス構
造を均一性良く製造することができる効果がある。

【図面の簡単な説明】

【図１】図１(a) 〜図１(d) はこの発明の請求項１の半
導体装置の製造方法の一実施例（実施例１）を示す工程
断面図である。

【図２】図２(a) 〜図２(d) は実施例１の図１(a) 〜図
１(d) に続く工程断面図である。

【図３】図３(a) 〜図３(d) はこの発明の請求項２の半
導体装置の製造方法の一実施例（実施例２）を示す工程
断面図である。

【図４】図４(a) 〜図４(c) は実施例２の図３(a) 〜図
３(d) に続く工程断面図である。

【図５】図５(a) 〜図５(c) は実施例２の図４(a) 〜図
４(c) に続く工程断面図である。

【図６】この発明の実施例３，４の方法，および従来例
２の方法によって得られる化合物半導体素子である２段
リセス型ＭＯＳＦＥＴの断面図である。

【図７】この発明の半導体装置の製造方法の一実施例
（実施例３）を示す工程断面図である。

【図８】この発明の請求項３の半導体装置の製造方法の
一実施例（実施例４）を示す工程断面図である。

【図９】この発明の請求項５の半導体装置の製造方法の
一実施例（実施例５）を示す工程断面図である。

【図１０】この発明の請求項６の半導体装置の製造方法
の一実施例（実施例６）を示す工程断面図である。

【図１１】実施例５，６のオーバーハング形状のレジス
トパターンを製造するための製造工程を示す工程断面図
である。

【図１２】実施例５，６における光アシストエッチング
の一例を示す図である。

【図１３】実施例５，６における光アシストエッチング
の一例を示す図である。

【図１４】図１４(a) 〜図１４(c) は従来の半導体装置
の製造方法を示す工程断面図である。

【図１５】図１５(a) 〜図１５(c) は従来の半導体装置
の製造方法を示す図６(a) 〜図６(c) に続く工程断面図
である。

【図１６】従来の半導体装置の製造方法の他の例の主要
製造工程の断面図である。

【図１７】従来の半導体装置の製造方法の他の例の主要
製造工程の断面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中谷 光徳 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (72)発明者 石川 高英 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (72)発明者 永井 豊 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (56)参考文献 特開 平３−227528（ＪＰ，Ａ) 特開 平４−137737（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 ２段リセスの下段リセスにゲート電極を
   有する２段リセス型電界効果型トランジスタを製造する
   方法において、 半導体基板上に形成した半導体活性層上にフォトレジス
   トを塗布し、パターニングを行って上部リセスが形成さ
   れる位置にゲート電極が形成される位置を除いて開口部
   を形成する工程と、 上記フォトレジストをマスクとして開口部を通して上記
   半導体活性層をエッチングして所望の寸法のダミーゲー
   トをその中央に残すよう上部リセスの両側部に相当する
   凹部を形成する工程と、 該上部リセスの２つの凹部内に絶縁物を封入する工程
   と、 上記絶縁物を封入した上部リセス及び半導体活性層から
   なる面上に上記ダミーゲートより幅の広い開口部をフォ
   トレジストの塗布，パターニングによって形成する工程
   と、 上記フォトレジストをマスクとしてその開口部を通して
   ドライエッチングを行い上記２つの凹部内の絶縁物を一
   部除去する工程と、 残った絶縁膜をマスクとして上記ダミーゲート及びその
   下部の半導体層をエッチングして下部リセスを形成する
   ことにより２段リセスを得る工程と、 該２段リセスの下段リセス領域内にゲート電極金属を真
   空蒸着し、リフトオフしてゲート電極を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】 ２段リセスの下段リセスにゲート電極を
   有する２段リセス型電界効果型トランジスタを製造する
   方法において、 半導体基板上に形成した半導体活性層上に絶縁膜よりな
   るダミーゲートを形成する工程と、 該ダミーゲートの両側にダミーゲートとは異なる材質の
   絶縁膜よりなるサイドウォールを形成する工程と、 該サイドウォール両側の半導体活性層上にフォトレジス
   トを塗布したのち、サイドウォールのみを選択的にエッ
   チング除去して開口部を形成する工程と、 上記フォトレジスト及びダミーゲートをマスクに上記開
   口部を通して半導体活性層をエッチングして上部リセス
   の両側の凹部を形成する工程と、 該上部リセスを含む半導体活性層上にフォトレジストを
   塗布したのち該フォトレジストをマスクにダミーゲート
   を選択的にエッチング除去し、さらに半導体活性層をエ
   ッチングして下部リセスを形成することにより２段リセ
   スを得る工程と、 該２段リセス領域内にゲート電極金属を真空蒸着し、リ
   フトオフしてゲート電極を形成する工程とを含むことを
   特徴とする半導体装置の製造方法。
3. 【請求項３】 ２段リセスの下段リセスにゲート電極を
   有する２段リセス型電界効果型トランジスタを製造する
   方法において、化合物半導体基板上に、ＰＭＧＩ（ポリ・メチル・グル
   タール・イミド）を塗布，露光する工程と、 上記基板上に、下段リセスの大きさに相当する開口部を
   有するレジストパターンを形成し、かつ、上記ＰＭＧＩ
   をエッチングして同じ程度の開口部を有するＰＭＧＩパ
   ターンを形成する工程と、 上記ＰＭＧＩをマスクに基板をエッチングし、下段リセ
   スを形成する工程と、 上記ＰＭＧＩの開口部を現像することにより、開口部寸
   法を上段リセスに相当する大きさに広げる工程と、 上記ＰＭＧＩをマスクに基板をエッチングし、上段リセ
   ス，およびさらに深さを深くした下段リセスからなる２
   段リセスを形成する工程と、 上記２段リセスの下段リセス上に上記レジストを用いて
   蒸着リフトオフによりゲート電極を形成する工程とを含
   むことを特徴とする半導体装置の製造方法。
4. 【請求項４】 ２段リセスの下段リセスにゲート電極を
   有する２段リセス型電界効果型トランジスタを製造する
   方法において、下段リセスである第１のリセスの形成を光アシストエッ
   チングを用いて行い２段リセス構造を得ることを特徴と
   する半導体装置の製造方法。
5. 【請求項５】 請求項４記載の半導体装置の製造方法に
   おいて、 半導体基板上の半導体活性層上にその開口形成部にオー
   バーハング形状を有するレジストパターンを形成する工
   程と、次いで光アシストエッチングを用いて上記レジストパタ
   ーンの上部開口部をマ スクとして上記半導体活性層をエ
   ッチングし、第１のリセスを得る工程と、 続いて光を用いない化学反応のみによるエッチングを上
   記レジストの開口部下部をマスクとして行い第２のリセ
   ス，およびさらに深さを深くした第１のリセスを得る工
   程とを含むことを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項４記載の半導体装置の製造方法に
   おいて、半導体基板の半導体活性層上にその開口形成部にオーバ
   ーハング形状を有するレジストパターンを形成する工程
   と、 次いで光を用いない化学反応のみによるエッチングを上
   記レジストの開口部下部をマスクとして行なうことによ
   り第２のリセスを得る工程と、 光アシストエッチングを上記レジストの開口部上部をマ
   スクとして行うことにより 第１のリセスを得る工程とを
   含むことを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項５または６記載の半導体装置の製
   造方法において、オーバーハング形状のレジストの形成工程は、 テーパ状の断面形状を持つ絶縁膜を形成する工程と、 該絶縁膜パターン部分に開口部を持つレジストパターン
   を形成する工程と、 該レジストを加熱することにより熱ダレを生ぜしめ該絶
   縁膜側面に圧着させる工程と、 該絶縁膜をエッチング除去する工程とからなる ことを特
   徴とする半導体装置の製造方法。