JP3105237B2

JP3105237B2 - Method for manufacturing DMOS type semiconductor device

Info

Publication number: JP3105237B2
Application number: JP02309228A
Authority: JP
Inventors: 収八井田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-11-14
Filing date: 1990-11-14
Publication date: 2000-10-30
Anticipated expiration: 2015-10-30
Also published as: JPH04180238A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は個別素子であるパワーMOSFETや集積回路装置
であるパワーICなどに用いられるDMOS型半導体装置の製
造方法に関するものである。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a DMOS type semiconductor device used for a power MOSFET which is an individual element and a power IC which is an integrated circuit device.

（従来の技術）第３図（Ｃ）にパワーMOSFETの主要部を示し、第４図
にその拡散領域の平面図を示す。(Prior Art) FIG. 3 (C) shows a main part of a power MOSFET, and FIG. 4 shows a plan view of a diffusion region thereof.

N⁺シリコン基板２上にN^-エピタキシャル層４が形成さ
れており、エピタキシャル層４の表面にはゲート酸化膜
７を介して多結晶シリコンゲート電極８が形成されてい
る。ゲート電極８で囲まれた領域には二重拡散法により
Ｐ型不純物拡散領域のＰボディ（Ｐウエル）６と、Ｐボ
ディ６内のN⁺領域（ソース）12が形成され、N⁺領域12に
囲まれてP⁺コンタクト領域18が形成されている。An N ⁻ epitaxial layer 4 is formed on an N ⁺ silicon substrate 2, and a polycrystalline silicon gate electrode 8 is formed on the surface of the epitaxial layer 4 via a gate oxide film 7. A P-body (P-well) 6 of the P-type impurity diffusion region by a double diffusion method in a region surrounded by the gate electrode 8, N ⁺ region (source) 12 in the P body 6 is formed, N ⁺ region 12 P ⁺ contact region 18 is formed.

N⁺領域12がソース端子Ｓに接続され、コンタクト領域
18もソース端子Ｓに接続され、ゲート電極８はゲート端
子Ｇに接続される。基板２がドレイン端子Ｄに接続さ
れ、ゲート電極Ｇに電圧が印加されることにより、Ｐボ
ディ６がチャネル領域となってソース領域12とドレイン
2,4との間に電流が流れる。The N ⁺ region 12 is connected to the source terminal S, and the contact region
18 is also connected to the source terminal S, and the gate electrode 8 is connected to the gate terminal G. When the substrate 2 is connected to the drain terminal D and a voltage is applied to the gate electrode G, the P body 6 becomes a channel region and becomes a source region 12 and a drain region.
Current flows between 2 and 4.

このDMOS型半導体装置を製造する方法を第３図により
説明する。A method for manufacturing this DMOS type semiconductor device will be described with reference to FIG.

（Ａ）ゲート酸化膜７上にゲート電極８を形成し、それ
をマスクとしてボロンなどのＰ型不純物を導入してＰボ
ディ６を形成する。(A) A gate electrode 8 is formed on a gate oxide film 7, and a P-type impurity such as boron is introduced using the gate electrode 8 as a mask to form a P body 6.

写真製版によりレジストパターン10を形成し、ゲート
電極８とレジストパターン10をマスクとしてＰボディ６
内にリンを注入する。12aはリン注入領域である。A resist pattern 10 is formed by photolithography, and the P body 6 is formed using the gate electrode 8 and the resist pattern 10 as a mask.
Inject phosphorus into. 12a is a phosphorus implantation region.

（Ｂ）レジスト10を除去した後、再び写真製版によりＰ
ボディ６のコンタクト領域を形成するためのレジストパ
ターン20を形成し、そのレジストパターン20をマスクと
してボロンを注入する。18aはボロン注入領域を表わし
ている。(B) After the resist 10 is removed, P
A resist pattern 20 for forming a contact region of the body 6 is formed, and boron is implanted using the resist pattern 20 as a mask. 18a represents a boron implantation region.

（Ｃ）熱処理を行なって、注入された不純物のドライブ
を行ない、所望の接合を形成する。(C) A heat treatment is performed to drive the implanted impurities to form a desired junction.

その後、層間絶縁膜を形成し、コンタクトホールを形
成し、メタル配線を形成し、パッシベーション膜を形成
する。After that, an interlayer insulating film is formed, a contact hole is formed, a metal wiring is formed, and a passivation film is formed.

（発明が解決しようとする課題）パワーMOSFETやパワーICなどで用いられるDMOSトラン
ジスタでは、大電流化を図ったり、チップの縮小を図る
ためにはDMOSセル面積を小さくする必要がある。(Problems to be Solved by the Invention) In a DMOS transistor used in a power MOSFET, a power IC, or the like, it is necessary to reduce the area of the DMOS cell in order to increase the current or reduce the chip size.

一方、Ｐボディのコンタクト領域18の面積は特性上重
要な因子であり、一定の面積を精度よく確保する必要が
ある。すなわち、DMOSトランジスタではドレイン４とソ
ース領域12の間に寄生NPNトランジスタが存在し、P⁺コ
ンタクト領域18の面積はその寄生NPNトランジスタのエ
ミッタ−ベース間の抵抗に関与し、過渡特性dVds/dtの
制限や、耐性BVds（＝BVcex）を決めてしまうからであ
る。On the other hand, the area of the contact region 18 of the P body is an important factor in characteristics, and it is necessary to ensure a certain area with high accuracy. That is, in the DMOS transistor, a parasitic NPN transistor exists between the drain 4 and the source region 12, and the area of the P ⁺ contact region 18 contributes to the resistance between the emitter and the base of the parasitic NPN transistor, and the transient characteristic dVds / dt This is because the limitation and the tolerance BVds (= BVcex) are determined.

従来の製造方法では、ソース領域12とコンタクト領域
18をそれぞれマスクアライメントで決めているため、マ
スクアライメント精度を見込む必要があり、その分DMOS
セル面積が大きくなってしまう欠点がある。アライメン
ト精度は約１〜２μｍ程度である。In the conventional manufacturing method, the source region 12 and the contact region
Since 18 is determined by mask alignment, it is necessary to allow for mask alignment accuracy, and accordingly DMOS
There is a disadvantage that the cell area becomes large. The alignment accuracy is about 1-2 μm.

本発明はDMOSトランジスタを製造するに当たり、セル
面積を小さくすることのできる製造方法を提供すること
を目的とするものである。An object of the present invention is to provide a manufacturing method capable of reducing a cell area in manufacturing a DMOS transistor.

（課題を解決するための手段）本発明は、次の工程（Ａ）から（Ｄ）を含んでいる。(Means for Solving the Problems) The present invention includes the following steps (A) to (D).

（Ａ）ゲート酸化膜上に形成された多結晶シリコンゲー
トをマスクとして第１導電型不純物を導入する工程、（Ｂ）前記多結晶シリコンゲートとレジストパターンを
マスクとして前記第１導電型不純物拡散領域内に第２導
電型不純物を高濃度に導入する工程、（Ｃ）前記レジストを除去した後、酸化を行ない、増速
酸化効果により前記第２導電型不純物導入領域上には厚
く、前記第１不純物導入領域上にはそれよりも薄い酸化
膜を形成する工程、（Ｄ）前記厚い酸化膜を通過せず、前記薄い酸化膜を通
過するエネルギーで第１導電型不純物を注入する工程。(A) a step of introducing a first conductivity type impurity using a polycrystalline silicon gate formed on a gate oxide film as a mask; and (B) a step of introducing the first conductivity type impurity diffusion region using the polycrystalline silicon gate and a resist pattern as a mask. (C) oxidizing the resist after removing the resist, and increasing the thickness of the first conductive type impurity on the second conductive type impurity introduction region by the accelerated oxidation effect. Forming a thinner oxide film on the impurity-introduced region; and (D) implanting a first conductivity type impurity with energy that does not pass through the thick oxide film but passes through the thin oxide film.

（作用）ソース領域を形成するために第２導電型不純物を高濃
度に導入した後、酸化を施すと、その高濃度に不純物が
導入されたソース領域上には増速酸化により厚い酸化膜
が形成され、後でコンタクト領域を形成する領域上には
それよりも薄い酸化膜が形成される。ソース領域上の厚
い酸化膜をマスクとしてコンタクト用の不純物導入を行
なうと、ソース領域とコンタクト領域が自己整合的に形
成される。(Action) When the second conductivity type impurity is introduced at a high concentration to form a source region and then oxidized, a thick oxide film is formed on the source region into which the impurity is introduced at a high concentration by accelerated oxidation. An oxide film thinner than that is formed on a region to be formed and a contact region is formed later. When the impurity for contact is introduced using the thick oxide film on the source region as a mask, the source region and the contact region are formed in a self-aligned manner.

（実施例）第１図は一実施例を工程順に表わしたものである。(Embodiment) FIG. 1 shows an embodiment in the order of steps.

（Ａ）第３図（Ａ）と同じ工程によりソース領域のため
のリン注入によるＮ型不純物注入まで行なう。すなわ
ち、N⁺基板２上にN^-エピタキシャル層４を形成し、エピ
タキシャル層４の表面にゲート酸化膜７を形成した後、
多結晶シリコン膜を形成し、多結晶シリコン膜にリンを
導入して抵抗を下げた後、写真製版をエッチングにより
パターン化を施して多結晶シリコンゲート電極８を形成
する。ゲート電極８をマスクとしてボロンなどのＰ型不
純物をイオン注入し、Ｐボディ６を形成する。Ｐボディ
６内にソース領域を形成するために、写真製版によりレ
ジストパターン10を形成し、ゲート電極８とレジストパ
ターン10をマスクとしてリンを注入する。注入量は１×
10¹⁵/cm²程度である。12aはリン注入領域を表わしてい
る。(A) The same steps as in FIG. 3 (A) are performed up to implantation of N-type impurities by phosphorus implantation for the source region. That is, after forming the N ⁻ epitaxial layer 4 on the N ⁺ substrate 2 and forming the gate oxide film 7 on the surface of the epitaxial layer 4,
After a polycrystalline silicon film is formed and phosphorus is introduced into the polycrystalline silicon film to lower the resistance, photolithography is patterned by etching to form a polycrystalline silicon gate electrode 8. P-type impurities such as boron are ion-implanted using the gate electrode 8 as a mask to form a P body 6. In order to form a source region in the P body 6, a resist pattern 10 is formed by photolithography, and phosphorus is implanted using the gate electrode 8 and the resist pattern 10 as a mask. Injection volume is 1 ×
It is about 10 ¹⁵ / cm ² . 12a represents a phosphorus implantation region.

（Ｂ）レジスト10を除去した後、酸化を行なう。この酸
化工程では、ソース用のリン注入領域12a上とゲート電
極８には不純物が高濃度に導入されているので増速酸化
が起こり、厚い酸化膜が形成される。一方、Ｐボディ６
上にはそれよりも薄い酸化膜16が形成される。この酸化
工程は、例えばリン注入領域12a上とゲート電極８上に
は1000〜1500ÅのSiO₂膜14が形成され、Ｐボディ６上に
は250Å程度のSiO₂膜が形成されるような条件に設定す
る。(B) After removing the resist 10, oxidation is performed. In this oxidation step, the impurity is introduced at a high concentration on the phosphorus implantation region 12a for the source and the gate electrode 8, so that accelerated oxidation occurs, and a thick oxide film is formed. On the other hand, P body 6
An oxide film 16 thinner than that is formed thereon. This oxidation step, for example, on phosphorus implantation region 12a on the gate electrode 8 is formed SiO ₂ film 14 of 1000～1500A, in conditions such as SiO ₂ film of about 250Å is formed on P-body 6 is formed Set.

その後、ボロン注入を行なうが、この注入エネルギー
はボロンイオンが厚い酸化膜14を通過せず、薄い酸化膜
16を通過するようなエネルギーに設定する。これによ
り、Ｐボディ６のうちN⁺領域12で囲まれた内側領域のみ
にボロンが注入される。18aはボロン注入領域を表わし
ている。After that, boron implantation is performed, but the implantation energy is such that boron ions do not pass through the thick oxide film 14 and the
Set the energy to pass through 16. As a result, boron is implanted only into the inner region of P body 6 surrounded by N ⁺ region 12. 18a represents a boron implantation region.

（Ｃ）熱処理を施して注入された不純物のドライブを行
ない、不純物導入領域間に接合を形成する。(C) Driving the implanted impurities by performing a heat treatment to form a junction between the impurity introduction regions.

第２図は第１図（Ｃ）の不純物拡散領域の平面図を表
わしている。FIG. 2 shows a plan view of the impurity diffusion region of FIG. 1 (C).

第２図と第４図を比較すると、第４図のコンタクト領
域18及びソース領域12が第２図のものと同じ面積を確保
するためには、第４図ではそれぞれの領域をマスクアラ
イメント誤差ｄ（＝１〜２μｍ程度）の分だけ大きく設
定しなければならず、従って第２図ではａ′＝ａ−ｄ、
ｂ′＝ｂ−ｄと設定することができ、アライメント誤差
ｄの分だけセルサイズを縮小することができる。Comparing FIG. 2 with FIG. 4, in order to ensure that the contact area 18 and the source area 12 of FIG. 4 have the same area as that of FIG. (Approximately 1 to 2 μm), so that in FIG. 2, a ′ = ad,
b ′ = b−d, and the cell size can be reduced by the alignment error d.

実施例は本発明を個別半導体装置であるパワーMOSFET
に適用されたものを例にしているが、パワーICに適用す
ることもできる。パワーICではドレインがゲート電極や
ソース領域と同じ平面内に設けられ、ドレイン領域４の
表面にコンタクト領域が形成されてドレイン端子に接続
される。In the embodiment, the present invention is applied to a power MOSFET which is an individual semiconductor device.
Although the example applied to (1) is taken as an example, it is also applicable to a power IC. In the power IC, the drain is provided in the same plane as the gate electrode and the source region, and a contact region is formed on the surface of the drain region 4 and connected to the drain terminal.

（発明の効果）本発明のDMOSトランジスタでは、ソース領域の不純物
導入を行なった後、増速酸化を利用してソース領域上に
厚い酸化膜を形成し、その厚い酸化膜をマスクとしてボ
ディのコンタクト領域のための不純物注入を行なうよう
にしたので、ソース領域とボディコンタクト領域が自己
整合的に形成され、従来のようにマスクアライメント誤
差を見込む必要がなくなるので、その分だけDMOSセルサ
イズを小さくすることができる。(Effects of the Invention) In the DMOS transistor of the present invention, after introducing impurities into the source region, a thick oxide film is formed on the source region using accelerated oxidation, and the contact of the body is formed using the thick oxide film as a mask. Since the impurity implantation for the region is performed, the source region and the body contact region are formed in a self-aligned manner, and it is not necessary to anticipate a mask alignment error as in the conventional case, so that the DMOS cell size is reduced accordingly. be able to.

[Brief description of the drawings]

第１図（Ａ）から（Ｃ）は一実施例の工程断面図、第２
図は第１図（Ｃ）の拡散領域を示す平面図、第３図
（Ａ）から（Ｃ）は従来のDMOSトランジスタの製造方法
の工程断面図、第４図は第３図（Ｃ）の拡散領域の平面
図である。２……N⁺シリコン基板、４……N^-エピタキシャル層、６
……Ｐボディ、７……ゲート酸化膜、８……ゲート電
極、12……ソース領域、14……厚い酸化膜、16……薄い
酸化膜、18……ボディコンタクト領域。1 (A) to 1 (C) are process sectional views of one embodiment, and FIG.
FIG. 1 is a plan view showing the diffusion region in FIG. 1 (C), FIGS. 3 (A) to 3 (C) are cross-sectional views showing steps of a conventional method for manufacturing a DMOS transistor, and FIG. 4 is a view in FIG. It is a top view of a diffusion area. 2 ... N ⁺ silicon substrate, 4 ... N ^- epitaxial layer, 6
... P body, 7 gate oxide film, 8 gate electrode, 12 source region, 14 thick oxide film, 16 thin oxide film, 18 body contact region.

Claims

(57) [Claims]

1. A method of manufacturing a DMOS type semiconductor device including the following steps (A) to (D). (A) a step of introducing a first conductivity type impurity using a polycrystalline silicon gate formed on a gate oxide film as a mask; and (B) a step of introducing the first conductivity type impurity diffusion region using the polycrystalline silicon gate and a resist pattern as a mask. (C) oxidizing the resist after removing the resist, and increasing the thickness of the first conductive type impurity on the second conductive type impurity introduction region by the accelerated oxidation effect. Forming a thinner oxide film on the impurity-introduced region; and (D) implanting a first conductivity type impurity with energy that does not pass through the thick oxide film but passes through the thin oxide film.