JP3107650B2 - タイムスロット割当て装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般的にはシリアル通
信システムに関し、かつより特定的には、シリアル通信
システムのためのタイムスロット割当て装置（ｔｉｍｅ
ｓｌｏｔａｓｓｉｇｎｅｒ）に関する。

【０００２】

【従来の技術】広域ネットワークデータ通信のために使
用されるいずれのシリアル通信システムも所定の通信標
準に従う。各通信標準は通信データの所定の特質を特定
する。特定された特質は、それに限定されるものではな
いが、フレームと称される数多くのデータビット、通信
チャネルの通信周波数レートを含む。たとえば、ある通
信チャネルに対する典型的な通信周波数データレートは
６４ｋｂｐｓ（毎秒６４キロビット：ｋｉｌｏ−ｂｉｔ
ｓ−ｐｅｒ−ｓｅｃｏｎｄ）である。複数のサブ通信チ
ャネルがさらにより大きな通信チャネル内に各サブ通信
チャネルのためのタイムスロットを使用して形成され
る。典型的なサブ通信チャネルは８ｋｂｐｓで動作す
る。典型的なフレームは２５６ビットを有し、他の知ら
れたフレームはそれぞれ５１２ビットおよび１０２４ビ
ットを有する。各サブ通信チャネルに対するタイムスロ
ットはサイクルスタートストローブ信号により制御され
る巡回的（ｃｙｃｌｉｃａｌ）ベースで反復される。多
数の６４ｋｂｐｓサブチャネルを使用する大きな通信チ
ャネルはＩＳＯ“Ｈ”チャネル表示により特定されかつ
また広帯域チャネルと称される。

【０００３】

【発明が解決しようとする課題】種々の通信標準の柔軟
性に関する問題は異なるビット周波数、チャネルビット
長、およびサイクル反復長を有する各種の通信標準とイ
ンタフェースするデータ通信ハードウェアを実現するこ
とである。各種の通信標準とインタフェースする１つの
手法は、各々の通信標準に対し１つの、多数のハードウ
ェアによる解決方法を持つことである。この解決方法に
対する不都合は各々の通信標準をサポートすることに関
連するハードウェアのコストである。

【０００４】可変数のビットを有するデータが通信でき
るようにする知られた解決方法はメモリユニットを使用
する。該メモリユニットは通信データの所定の時間フレ
ームの各々に対しチャネルのアドレスを記憶する。通信
データの各ビット時間に対しチャネルアドレスを提供す
ることにより、サイクル毎に可変数のビットを各データ
通信チャネルに結合することができる。通信データの各
時間フレームに対しチャネルアドレス情報を記憶するメ
モリユニットを持つことに伴う問題は該メモリユニット
が所定の最大サイクル長を収容する大きさでなければな
らないことである。汎用目的のシリアル通信システムに
対しては、必要なメモリの量は典型的には余りにも大き
くかつ高価である。

【０００５】他の知られた解決方法は各通信チャネルに
対し専用のカウンタを備えた一連のプリセットレジスタ
を使用する。たとえば、１つのレジスタは通信のための
複数の割当てられたタイムスロットの１つを決定し、か
つ別のレジスタは通信されるべきビットの数を決定す
る。一連のプリセットレジスタを持つことに伴う問題は
時分割多重システム内での通信の変化をサポートするた
めの柔軟性がないことである。

【０００６】従って、各種の通信標準を収容するのに十
分柔軟性があるコスト効率のよい時分割多重シリアル通
信システムを持つことが望まれる。

【０００７】

【課題を解決するための手段および作用】上に述べた必
要性は本発明により満たされる。１つの形態において
は、タイムスロット割当て装置および動作方法がシリア
ル通信システムにおいて使用するために提供される。該
タイムスロット割当て装置はエンコードされたデータを
受けるための入力、および複数の制御信号を提供するた
めの制御出力を有するメモリ手段を具備する。該メモリ
手段はエンコードされたデータを記憶するためのメモリ
データ入力ラッチにより構成される。メモリアレイは該
メモリデータ入力ラッチに接続された入力および出力を
有する。該メモリアレイは複数フレームのエンコードさ
れたデータを含み、各フレームのエンコードされたデー
タは少なくとも１つの制御ビット領域を有する。１つの
形態では、制御情報を提供する第１、第２、第３および
第４の制御ビット領域がある。メモリアドレス手段が前
記メモリアレイに結合されて前記第１の制御ビット領域
に応じて部分的に前記メモリアレイの所定部分をアドレ
スする。メモリデータ出力ラッチが前記メモリアレイの
出力に結合されて所定フレームのエンコードされたデー
タを記憶する。プリスケーラ、デジタルカウンタ回路お
よび専用ラッチ回路は各々前記メモリ手段に結合された
入力を有する。前記プリスケーラは前記第２の制御ビッ
ト領域を受信する。デジタルカウンタ回路は第３の制御
ビット領域を受信し、かつ専用ラッチ回路は第４の制御
ビット領域を受信しシリアル通信システム内でエンコー
ドされたデータの通信において使用するためにデータチ
ャネルを選択するためのタイムスロット制御信号を提供
する。

【０００８】これらおよび他の特徴、および利点は、添
付の図面と共に以下の詳細な説明を参照することにより
一層明瞭に理解されるであろう。

【０００９】

【実施例】図１は、概略的にタイムスロット割当て装置
２０、通信コントローラ２２、マルチプレクサ制御部２
４、およびシリアルデータ通信部２６を有するシリアル
通信システム１０を示す。

【００１０】タイムスロット割当て装置２０はエンコー
ド済みシステムバス３０を介して通信制御装置２２のデ
ータ出力に接続されたデータ入力、および制御バス３２
を介して通信制御装置２２の制御出力に接続された制御
入力、「ストローブスタートサイクル」と名付けられた
信号を受信するためにシリアル通信システム１０の外部
の発生源（図示せず）に接続された入力、「シリアルク
ロック３４」と名付けられたクロック信号を受信するた
めにシリアル通信システム１０の外部の発生源（図示せ
ず）に接続された第１のクロック入力、および「システ
ムクロック」と名付けられたクロック信号を受信するた
めにシリアル通信システム１０の外部の発生源（図示せ
ず）に接続された第２のクロック入力を有する。タイム
スロット割当て装置２０は“ＳＥＬ１”と名付けられた
第１の制御出力、“ＳＥＬ０”と名付けられた第２の制
御出力、および“ＯＦＦ”と名付けられた第３の制御出
力を有する。

【００１１】通信制御装置２２は典型的には共有メモリ
（図示せず）と共にデータ処理ユニット（図示せず）を
含む。エンコードシステムバス３０は一般に通信制御装
置２２内のデータ処理ユニットに関連するデータバス
（図示せず）の１部である。通信制御装置２２はシステ
ムクロック信号を提供する通信システム１０の外部の発
生源（図示せず）に接続されたクロック入力を有する。
該システムクロック信号は典型的には通信システム１０
全体にわたるタイミング制御のために使用される高周波
クロックである。

【００１２】マルチプレクサ制御部２４は複数のＡＮＤ
ゲートを有する。所定の数のＡＮＤゲートの各々は図１
に示される入力に「バブル」によって各々示された、所
定の数の反転入力を有する。マルチプレクサ制御部２４
の第１の部分はタイムスロット割当て装置２０の第１、
第２、および第３の出力を受けるための入力を有する。
マルチプレクサ制御部２４の第２の部分は該マルチプレ
クサ制御部２４の第１の部分の出力およびシリアルクロ
ック３４を受けるための入力を有する。

【００１３】シリアルデータ通信部２６は複数のシリア
ルデータチャネル３５−３８を有する。各シリアルデー
タチャネルは概略的に直列−並列データインタフェース
回路／並列−直列データインタフェース回路（図示せ
ず）、およびファーストイン・ファーストアウトメモリ
（図示せず）を有する。各シリアルデータチャネルはシ
リアルデータ導体を介してシリアルデータ４０の信号に
接続された入力／出力、および専用双方向データバス
（ラベルなし）を介してシステムインタフェースバス４
６に接続された入力／出力を有する。シリアルデータ通
信部２６は制御情報を受信するために「シリアルデータ
制御」と名付けられたバスを介してタイムスロット割当
て装置２０の制御出力に接続されている。シリアル通信
システム１０は４つのシリアル通信チャネルを有するも
のとして図示されているが、典型的なシリアル通信シス
テムはさらにチャネルを有する。図示された４つのチャ
ネルのシリアル通信システム１０は本発明を説明するた
めに使用されている。

【００１４】図２は図１のタイムスロット割当て装置２
０を示す。該タイムスロット割当て装置２０はデータ入
力ラッチ５０、メモリアレイ部５２、データ出力ラッチ
５４、メモリアドレスドライバおよび制御部５６、チャ
ネル選択（ＣＳＥＬ）ラッチ５８、デジタルカウンタ６
０、およびプリスケーラ６２を有する。データ入力ラッ
チ５０はエンコードシステムバス３０に接続されたデー
タ入力、および「データ入力制御」と名付けられたバス
を介して制御バス３２に接続された制御入力を有する。
データ入力ラッチ５０は専用バス（ラベルなし）を介し
てメモリアレイ５２のデータ入力に接続されている。メ
モリアレイ５２は複数の制御入力を有し、各制御入力は
それぞれ“０，１，２，３，４，…，ｎ”と名付けられ
たワイヤを介してメモリアドレスドライバおよび制御部
５６の複数の制御出力の１つに接続されており、ここで
ｎは予定の整数である。メモリアレイ５２は集合的に専
用データバス（ラベルなし）を介してデータ出力ラッチ
５４のデータ入力に接続されたデータ出力を有する。メ
モリアレイ５２は所定の数、（ｎ＋１）、の行（ｒｏ
ｗ）のメモリビットを有する。各行のメモリビットはメ
モリアドレスドライバおよび制御部５６からの制御出力
信号の所定の１つに接続されている。各行のメモリビッ
トのビット位置０−５および９−１１は特にメモリアレ
イ５２の頭部においてラベル付けされている。各行のメ
モリビットはエンコードされたデータの領域に区分けさ
れている。図示された例では、第１の領域（ｆｉｅｌ
ｄ）はビット位置０に位置し、かつ集合的に処理される
べきメモリにおける複数のエントリの内の最後にエンコ
ードされるデータエントリを示す最後（ｌａｓｔ）に対
する“ＬＳＴ”と名付けられている。第２の領域はビッ
ト位置１に位置しかつビット分解能（ｂｉｔ ｒｅｓｏ
ｌｕｔｉｏｎ）に対し“ＢＲＳ”と名付けられている。
第３の領域はビット位置２〜５内に位置し、かつカウン
ト（ｃｏｕｎｔ）に対し“ＣＮＴ”と名付けられてお
り、かつ第４の領域はビット位置９〜１１に位置し、か
つチャネル選択（ｃｈａｎｎｅｌ ｓｅｌｅｃｔ）に対
し“ＣＳＥＬ”と名付けられている。さらに他のビット
位置を必要に応じて使用することができる。データ出力
ラッチ５４は「データ出力制御」と名付けられたバスを
介してメモリアドレスドライバおよび制御部５６の制御
出力に接続された制御入力を有する。データ出力ラッチ
５４はメモリアレイ５２内の各行のメモリビットのエン
コードされた区分けと同様に各ビット領域に区分けされ
ている。メモリアドレスドライバおよび制御部５６は
「ストローブスタートサイクル」と名付けられた信号を
受信するためのストローブ入力、シリアルクロック信号
３４を受信するための第１のクロック入力、システムク
ロック信号を受信するための第２のクロック入力、そし
て「アドレス制御」と名付けられたバスを介して制御バ
ス３２に接続された制御入力を有する。チャネル選択
（ＣＳＥＬ）ラッチ５８はデータ出力ラッチ５４内のＣ
ＳＥＬフィールドに接続されたデータ入力、および「タ
イムスロット制御」と名付けられたバスを介してメモリ
アドレスドライバおよび制御部５６の出力に接続された
制御入力を有する。ＣＳＥＬラッチ５８は前に述べた図
１のタイムスロット割当て装置２０の出力に対応しかつ
それぞれＳＥＬ１，ＳＥＬ０およびＯＦＦと名付けられ
た出力を有する。デジタルカウンタ６０はデータ出力ラ
ッチ５４のカウント（ＣＮＴ）フィールドに接続された
データ入力、プリスケーラ６２の出力に接続された入
力、タイムスロット制御バスに接続された制御入力、お
よびメモリアドレスドライバおよび制御部５６の入力に
接続された出力を有する。プリスケーラ６２はデータ出
力ラッチ５４のビット分解能（ＢＲＳ）フィールドに接
続されたデータ入力、シリアルクロック３４に接続され
たクロック入力、およびタイムスロット制御バスを介し
てメモリアドレスドライバおよび制御部５６に接続され
た制御入力を有する。データ出力ラッチ５４の最後の
（ＬＳＴ）フィールドはメモリアドレスドライバおよび
制御部５６の入力に接続されている。メモリアレイ部５
２は典型的には各領域に区分けされる（図２には特に示
されていない）。たとえば、各領域は複数の行からなる
ものとすることができる。第１の領域はアクティブな受
信通信動作に対するエンコードされたデータを含み、第
２の領域は受信データ情報の写し（ｓｈａｄｏｗ）であ
り、第３の領域はアクティブ送信通信動作に対するエン
コードされたデータを含み、かつ第４の領域は送信通信
の写しである。以下の説明は一般的な通信動作に適用さ
れかつシリアルデータを受信しあるいは送信するものに
適用できる。シャドウ領域は通信性能を増強するために
設けられており、かつ本発明とは関連がない。

【００１５】動作においては、図１の通信制御装置２２
はエンコードシステムバス３０を介して複数のエンコー
ドされたデータをタイムスロット割当て装置２０に提供
する。タイムスロット割当て装置２０は送信データモー
ドおよび受信データモードの各々で動作する。以下の説
明は概略的にいずれの動作モードにも適用できる。各々
のエンコードされたデータはメモリアドレスドライバお
よび制御部５６によって与えられる制御によりメモリア
レイ５２内の所定のメモリ行位置に選択的にラッチ入力
される。シリアル通信処理はアクティブなストローブス
タートサイクル信号が提供されることにより始まる。該
アクティブなストローブスタートサイクル信号はメモリ
アドレスドライバおよび制御部５６をイネーブルしてメ
モリアレイ５２内の第１の所定行のエンコードされたデ
ータを選択させる。所定の第１の行のエンコードされた
データはその後データ出力ラッチ５４にラッチ入力され
る。エンコードされたデータの領域はデータ出力ラッチ
５４から（図示のごとく）タイムスロット割当て装置内
の所定の回路に結合される。チャネル選択（ＣＳＥＬ）
ラッチ５８からの出力信号は図１のマルチプレクサ制御
部２４によってデコードされる。マルチプレクサ制御部
２４のデコードされた出力はシリアルデータ通信部２６
内の所定のデータチャネルをアクティベイトする。アク
ティベイトされたシリアルデータ通信チャネルはシリア
ルデータ４０の信号からシステムインタフェースバス４
６への結合を提供する。たとえば、シリアル通信システ
ム１０がデータを受信している時、シリアルデータ４０
の信号からのシリアルデータは選択的にアクティベイト
されたデータ通信チャネルのメモリ部（図示せず）に格
納される。シリアルデータ制御バスを介してタイムスロ
ット割当て装置２０から受信された制御情報に応答し
て、選択的にアクティベイトされたデータ通信チャネル
は次に該シリアルデータを並列様式でシステムインタフ
ェースバス４６に結合する。シリアル通信システム１０
が送信動作モードにある時、データは並列様式で選択的
にアクティベイトされたシリアルデータ通信チャネルの
メモリ部（図示せず）にシステムインタフェースバス４
６からラッチされる。シリアルデータ制御バスを介して
受信された付加的な制御情報に応じて、選択的にアクテ
ィベイトされたシリアルデータ制御バスは直列的にアク
ティブなデータチャネルのメモリ部からのラッチされた
並列データを直列データ４０の信号に結合する。

【００１６】より詳細には、メモリアレイ５２内のエン
コードされたデータはシリアルデータ４０の信号を介し
て所定のシリアルデータチャネルに通信されるデータを
制御する。データ出力ラッチ５４にラッチされたデータ
は次の動作のための情報を含む。図示された形式では、
メモリアレイ５２内のエンコードされたデータの各行は
ＬＳＴ、ＢＲＳ、ＣＮＴ、およびＣＳＥＬフィールドを
含む。ＬＳＴフィールドはメモリアレイ５２内の最後の
データエントリを示す。アクティブなＬＳＴフィールド
が検出された時、メモリアドレスドライバおよび制御部
５６はアイドル状態に入る。アクティブなＬＳＴフィー
ルドはメモリアドレスドライバおよび制御部５６内の
（図示しない）論理によって検出される。アイドル状態
へ入ったことに応じて、制御５６はメモリアレイ５２内
の所定の第１のロケーションを「さし示す（ｐｏｉｎｔ
ｓ）」。以下に説明する例ではＬＳＴ＝１は最後のエン
トリを示す。ＢＲＳフィールドはシリアルデータ４０の
信号を介して通信されているデータのビット分解能を示
す。以下の例では、ゼロのＢＲＳ論理値は通信データの
ビット分解能を示しかつ１の論理値はバイト分解能を示
す。ＣＮＴフィールドは通信データの（ＢＲＳフィール
ドによって定めされる）ビットまたはバイトの数のカウ
ントを示す。たとえば、１６ビットのデータはＢＲＳフ
ィールドがビットを示しかつＣＮＴフィールドが１６に
等しいことによって表され、あるいはＢＲＳフィールド
がバイトを示しかつＣＮＴフィールドが２に等しいこと
で示される。ＣＳＥＬフィールドはどのシリアル通信チ
ャネルが選択されているか（すなわち、チャネル選択）
を示す。

【００１７】図３および表１はシリアル通信システム１
０を説明するために与えられている。表１は図３のタイ
ミング図と組合わせて使用する仮想的なエンコードデー
タパターンを示す。 ＊メモリロケーション００００はメモリアレイ５２内の
行ゼロに対応し、メモリロケーション０００１はメモリ
アレイ５２内の行１に対応し、以下同様である。 ＊＊アクティブな「ストローブスタートサイクル」信号
を待機する。

【００１８】ストローブスタートサイクル信号が最初に
肯定される前に、メモリアドレスドライバおよび制御部
５６からの制御信号は選択的にメモリロケーション００
００からのエンコードされたデータをデータ出力ラッチ
５４に結合する。最初のクロックサイクルタイム期間の
間にストローブスタートサイクル信号がアクティベイト
された時、データ出力ラッチ５４内のエンコードされた
データは所定のレジスタに結合される。たとえば、ＣＳ
ＥＬフィールド内のエンコードされたデータはＣＳＥＬ
ラッチ５８に結合され、ＣＮＴフィールド内のエンコー
ドされたデータはデジタルカウンタ６０に結合され、エ
ンコードされたＢＲＳフィールドはプリスケーラ６２に
結合され、そしてエンコードされたＬＳＴフィールドは
メモリアドレスドライバおよび制御部５６に結合され
る。第１のクロックサイクルタイム期間の終りに、メモ
リアドレスドライバおよび制御部５６内のアドレスポイ
ンタ（図示せず）が増分される。増分されたアドレスに
応じて、所定の第２のメモリロケーションからのエンコ
ードされたデータが選択的にデータ出力ラッチ５４に結
合される。従って、データ出力ラッチ５４はマスタ−ス
レイブラッチのマスタ部分として機能し、かつラッチ５
８、カウンタ６０およびプリスケーラ６２はマスタ−ス
レイブラッチのスレイブ部分として動作する。該スレイ
ブ部分は現在の実行サイクルに対する情報を含み、かつ
マスタ部分は次の実行サイクルに対するエンコードされ
たデータを含む。図２のデータ出力ラッチ５４からのエ
ンコードされたデータに応答して、図１のマルチプレク
サ制御部２４は選択的にシリアルデータチャネル３５−
３８のいずれか１つをアクティベイトしあるいはいずれ
をもアクティベイトしない。たとえば、以下の表２はＣ
ＳＥＬフィールドのための典型的なエンコーディングを
示し、この場合エンコードされたデータビット１１およ
び１０は所定のシリアル通信チャネルを選択しかつデー
タビット９はイネーブルビットである。すなわち、ビッ
ト位置９のデータビットがアクティブの場合は、ビット
位置１１および１０のエンコードされたデータビットは
「ドントケア」であり、かつマルチプレクサ制御部２４
の各出力はデアクティベイトされている。

【００１９】アイドル状態の間は、メモリロケーション
００００におけるＣＳＥＬデータフィールドはデータ出
力ラッチ５４にラッチされる。メモリロケーション００
００におけるデータは０１０であり、これはシリアル通
信チャネル１がアクティベイトされるようにする。さら
に、メモリロケーション００００において、前記表１か
らのＣＮＴフィールドは１のカウントを示し、ゼロのＢ
ＲＳフィールドはビット分解能を示し、かつＬＳＴフィ
ールドはゼロであり「最後のエントリでない」ことを示
す。ＣＳＥＬデータがデータ出力ラッチ５４からＣＳＥ
Ｌラッチ５８に転送される期間の間は、ＣＮＴデータは
デジタルカウンタ６０に転送され、ＢＲＳデータはプリ
スケーラ６２に転送され、そしてＬＳＴデータはメモリ
アドレスドライバおよび制御部５６に結合される。ＢＲ
Ｓはゼロであるから、プリスケーラ６２はクロック入力
を分割されないデジタルカウンタ６０に提供する。図３
に示されるように、最初のシステムクロックサイクルの
間、シリアルデータチャネル１は図１のシリアルデータ
４０の信号を介してシリアルデータを受信する。さら
に、最初のシステムクロックサイクルの間に、デジタル
カウンタ６０は減分されかつ今やゼロの値を含む。デジ
タルカウンタ６０内のゼロの値に応じて、メモリアドレ
スドライバおよび制御部５６はメモリアレイ５２内の次
にエンコードされるデータエントリを選択しかつ該次に
エンコードされるエントリをデータ出力ラッチ５４にラ
ッチする。第２のシステムクロックサイクル期間の間、
データ出力ラッチ５４内のラッチされたエンコードデー
タは、上に述べたように、適切なデスティネイションに
転送される。ＣＳＥＬフィールドは今や１００の値を持
ち、これはシリアルデータチャネル２を選択する。ＣＮ
Ｔの値は１であり、ＢＲＳフィールドは１の値を有し、
かつＬＳＴフィールドはゼロである。ＣＮＴおよびＢＲ
Ｓの値は１バイトのデータがシリアルデータチャネル２
に転送されるべきことを示す。図３に示されるように、
該バイトのデータはクロックサイクル２−９の間に転送
される。ＢＲＳは１であるから、プリスケーラ６２は、
デジタルカウンタ６０へのクロック入力を８で除算す
る。従って、８個のクロックサイクルの後、デジタルカ
ウンタ６０はゼロの値を有する。前に述べたように、デ
ジタルカウンタ６０内のゼロの値に応じて、メモリアド
レスドライバおよび制御部５６はメモリアレイ５２内の
次にエンコードされるデータエントリをデータ出力ラッ
チ５４にラッチする。メモリロケーション００１０に位
置する、ラッチされたエンコードデータエントリはアク
ティベイトされたビット９を有するＣＳＥＬ値、１のＣ
ＮＴ値、ビット分解能を示すＢＲＳ値、および１のＬＳ
Ｔ値を有する。上に述べたように、ビット９がアクティ
ベイトされたことに応じてマルチプレクサ制御部２４の
各出力はデアクティベイトされる。さらに、マルチプレ
クサ制御部２４の各出力はインアクティブであるから、
シリアルデータチャネル３５−３８の各々は非選択とな
る。ＬＳＴフィールドは１を含むから、メモリアドレス
ドライバおよび制御部５６はメモリアレイ５２内の所定
の第１のメモリロケーションを「さし示し」、該第１の
メモリロケーションのエンコードされたデータをデータ
出力ラッチ５４にロードし、かつアクティブなストロー
ブサイクル信号を待機する。

【００２０】要約すると、図１の通信制御装置２２はエ
ンコードされたデータを図２のメモリアレイ５２に提供
する。メモリアレイ５２内の各々のエンコードされたデ
ータエントリは、シリアル通信チャネルを選択し、ビッ
トカウンタ分解能を決定し、カウンタの値を提供し、か
つメモリアレイ５２内の最後にエンコードされるデータ
エントリを示すためのエンコードされたデータのフィー
ルド（領域）を有する。前記データはエンコードされる
から、伝統的なタイムスロット割当て装置と比較した場
合に同じタスクを達成するためにより小さなメモリアレ
イを使用することができる。さらに、エンコードされた
データおよび付加的なハードウェアの最小限の使用は異
なる通信プロトコル標準を有するシリアル通信システム
におけるデータの柔軟性あるシリアル通信を可能にす
る。典型的な応用においては、メモリアレイ５２は４つ
の区画を有する。該区画の内の２つはシリアルデータを
受信するために使用され、かつ２つの区画はシリアルデ
ータを送信するために使用される。

【００２１】メモリアレイにおける最後にエンコードさ
れるデータエントリを示すためにメモリアレイに格納さ
れるエンコードされたデータフィールド、ビット分解能
のデータフィールド、カウント値フィールドおよびチャ
ネル選択フィールドを有するタイムスロット割当て装置
２０はさらに他の情報を含めるために容易に拡張できる
ことは明らかである。たとえば、付加的なフィールドは
直列的に通信されるデータと組合わせて肯定されるべき
複数のストローブ信号の内の所定の１つを選択する。該
ストローブ信号は付加的な形式の通信を提供する。他の
実施例では、カウントフィールドおよび／またはチャネ
ル選択フィールドはそれぞれ多数のシリアル通信チャネ
ルを有するより大きなカウント値および／またはより大
きなシリアル通信システムを収容するよう拡張できる。
さらに、タイムスロット割当て装置２０内のエンコード
されたフィールドはパルス幅変調（ＰＷＭ）形式の通信
をサポートできる。該ＰＷＭ通信は時分割多重形式の通
信と同時にあるいは別個に行うことができる。

【００２２】以上本発明の原理につき説明したが、当業
者にはこの説明は実例によるものにすぎずかつ本発明の
範囲を限定するものでないことは明らかに理解できる。
従って、添付の請求の範囲は本発明の真の精神および範
囲内にある本発明のすべての変形を含むことを意図して
いる。

【００２３】

【発明の効果】以上のように、本発明によれば、種々の
通信標準を収容するのに十分柔軟性あるコスト効率のよ
い時分割多重シリアル通信システムが提供できる。

【図面の簡単な説明】

【図１】本発明が適用されるシリアル通信システムを示
すブロック回路図である。

【図２】本発明による図１のタイムスロット割当て装置
を示すブロック回路図である。

【図３】本発明の動作を説明するためのタイミング図で
ある。

【符号の説明】

１０ シリアル通信システム ２０ タイムスロット割当て装置 ２２ 通信制御装置 ２４ マルチプレクサ制御部 ２６ シリアルデータ通信部 ３０ エンコードシステムバス ３２ 制御バス ３５，３６，３７，３８ シリアルデータチャネル ４６ システムインタフェースバス ５０ データ入力ラッチ ５４ メモリアレイ部 ５４ データ出力ラッチ ５６ メモリアドレスドライバおよび制御部 ５８ チャネル選択ラッチ ６０ デジタルカウンタ ６２ プリスケーラ

フロントページの続き (72)発明者 モティ・カーニック イスラエル国、テル・アビブ、ラシ・ス トリート 14 (56)参考文献 特開 昭61−198939（ＪＰ，Ａ) 特開 平４−302233（ＪＰ，Ａ) 特開 平５−268179（ＪＰ，Ａ) 特開 平１−190038（ＪＰ，Ａ) 特開 昭62−62638（ＪＰ，Ａ) 特開 昭60−43949（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のデータチャネル（３５−３８）を
   有するシリアル通信システム（１０）において使用する
   ためのタイムスロット割当て装置（２０）であって、 複数フレーム（０−ｎ）のエンコードされたデータを有
   するメモリアレイ（５２）であって、各フレームのエン
   コードされたデータは制御情報を提供する少なくとも１
   つの制御ビットフィールド（ＣＮＴ）を有し、前記メモ
   リアレイはエンコードされたデータを受信しかつ記憶す
   るための入力、および出力を有するもの、 前記メモリアレイ（５２）に結合され前記少なくとも１
   つの制御ビットフィールドに応じて部分的に前記メモリ
   アレイの所定の部分をアドレスするための第１の手段
   （５６）、 前記メモリアレイ（５２）の出力に結合され前記メモリ
   アレイの前記所定の部分からの所定フレームのエンコー
   ドされたデータを格納するためのメモリデータ出力ラッ
   チ（５４）、そして前記メモリデータ出力ラッチ（５
   ４）および前記第１の手段に結合された第２の手段（５
   ８，６０，６２）であって、該第２の手段は前記所定フ
   レームのエンコードされたデータ内の制御情報を使用し
   て前記第１の手段を制御しかつタイムスロット制御信号
   （ＳＥＬ１，ＳＥＬ０）を提供し前記シリアル通信シス
   テム内でエンコードされたデータを通信する上で使用す
   るための前記複数のデータチャネル（３５−３８）の内
   の１つを選択するもの、 を具備することを特徴とする複数のデータチャネルを有
   するシリアル通信システムにおいて使用するためのタイ
   ムスロット割当て装置。
2. 【請求項２】 シリアル通信システム（１０）において
   シリアルデータにタイムスロットを割当てる方法であっ
   て、 複数フレーム（０−ｎ）のエンコードされたデータを有
   するメモリアレイ（５２）にエンコードされたデータを
   受信しかつ格納する段階であって、各フレームのエンコ
   ードされたデータは制御情報を提供する少なくとも１つ
   の制御ビットフィールド（ＣＮＴ）を有するもの、 前記少なくとも１つの制御ビットフィールドに応答して
   部分的に前記メモリアレイ（５２）の所定の部分をアド
   レスする段階、 前記メモリアレイの所定部分からの所定フレームのエン
   コードされたデータを前記メモリアレイ（５２）の出力
   に結合されたメモリデータ出力ラッチ（５４）に記憶す
   る段階、そして前記所定フレームのエンコードされたデ
   ータの少なくとも１つの制御ビットフィールド内の制御
   情報を使用してタイムスロット制御信号（ＳＥＬ０，Ｓ
   ＥＬ１）を提供し前記シリアル通信システム内でエンコ
   ードされたデータを通信する場合に使用するためのデー
   タチャネルを選択する段階、 を具備することを特徴とするシリアル通信システム（１
   ０）においてシリアルデータにタイムスロットを割当て
   る方法。