JP3136573B2 - 可変長符号の復号装置及び処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、圧縮され可変のビット
幅を持った画像データを高速で復号する装置、及び可変
長の符号語を伝送ビット数にすき間なくアライメントす
る装置に関するものである。

【０００２】

【従来の技術とその問題点】従来の技術においては、可
変長符号データの復号は、コードメモリもしくは、受信
線よりシリアルにシフトレジスタへロードし、パラレル
変換後復号を行なっている。この復号を高速化するた
め、特開昭６２−１３５０１５号公報に開示される装置
は、復号を行っている符号データ長をメモリから読み、
シフトレジスタを符号長に等しい回数シフトを行い、符
号の解読の簡単化及び高速化を図っている。

【０００３】しかし、符号データはシリアルにシフトレ
ジスタへ転送され、かつ１ビットずつシフトされるため
符号データがｎビットあった場合、最低ｎクロック復号
開始に必要であり、ラン長が短い符号データが連続した
ときにはリアルタイムに復号できない。つまり、符号１
ケの復号終了と次の符号の復号開始との間に数クロック
必要となってしまうという問題点がある。

【０００４】また、特開平１−９９３８８号公報にはシ
フトレジスタを２段に分け、ＣＰＵがシフトとメモリか
らのロードを分割して行う技術が開示されている。しか
し、シフト途中でレジスタが３２ビット空いた時点でシ
フトを中断しデータをロードしなければならず、その間
復号が中断されるという問題点があった。さらに、特開
平２−２５４８２４号公報では、バレルシフタを用い、
符号の頭出しを１クロックで行う技術を開示している。
図６及び図７にその開示内容を示す。

【０００５】しかし、この公報に記載された発明の構成
では、バレルシフタを２段に分けているため次のような
問題点があった。すなわち、第１に、２段のラッチが必
要であるので回路構成が大きくなる第２に、データをロ
ードするために片方のバレルシフタをちょうど空ける様
シフトを数回に分けなければならないので復号が一時中
断し、復号全体の処理スピードが落ちる、第３に、デー
タをロードする時はシフトは止まったままであるので復
号が一時中断し、復号全体の処理スピードが落ちるとい
う問題点があった。

【０００６】一方、可変長符号語をすき間なく詰めて伝
送するために、特開平２−２７７３１９号公報、及び特
開平３−１０６１２７号公報では、伝送ビット数のシフ
タを２ケ設け、かつ、テンポラリレジスタを設け、デー
タが伝送ビット分そろった時点で外部へ出力する装置を
開示している（図１３参照）。しかし、特開平２−２７
７３１９号公報は、クロックの両エッジを使用しなけれ
ばならないため、動作周波数が抑えられてしまうという
問題点がある。

【０００７】この問題点は、特開平３−１０６１２７号
公報においてＯＲ回路を使用することで解決されている
が、ＯＲ回路であるが故にシフタ内の不要なビットは全
てグランドに落とさなければならないため、回路規模が
大きくなるという問題点がある。また、近年の半導体技
術により、伝送ビットは、１６又は３２ビット等ビット
幅が広がっているが、従来技術ではこの場合シフタで最
大３１ビットのシフトが必要となり、シフタの規模増大
及びシフト処理時間の増大という問題点、またシフタ→
ＯＲ回路→セレクタ、アダー→セレクタというクリティ
カルパスの遅延増大という問題点がある。

【０００８】

【発明の目的】従って、本発明の目的は、従来の技術の
欠点を解消し、小型の構成により復号の処理を連続に、
かつ、高速に行う復号装置を提供することである。ま
た、本発明の目的は、符号語をすき間なく詰めていく過
程でシフタを使用せず、簡易なデコーダとマルチプレク
サで構成することにより、アライメントの高速処理、及
び伝送ビット数が増大しても、処理スピードをほとんど
低下させることなく、また小規模な回路で可変長符号の
アライメントを行うことである。

【０００９】

【目的を達成するための手段】前記の目的を達成するた
めに、本発明は、シフトレジスタの構成を、シフトレジ
スタ内の任意の位置に複数ビットのデータをロードで
き、かつ、複数ビットを１クロックでシフトできる様に
する。そして１符号の復号が終了した直後に次の復号を
開始できる様にしたものである。

【００１０】また、前記の第二の目的を達成するため
に、本発明は、可変長の符号語をすき間なく詰めて伝送
するために伝送ビットと同数のラッチを有し、かつ、イ
ネーブル機能を有するレジスタ手段と、前記レジスタ手
段内の符号データを保持しているラッチ数に各符号長を
累算することにより計数する演算器手段と、符号データ
を前記レジスタ手段に上位から詰めて入力するために前
記演算器手段の出力値及び入力された符号データの符号
長より、前記レジスタ手段内ラッチへのイネーブル信号
を生成するデコーダ手段と、前記ラッチへ入力する符号
データを選択するマルチプレクサ手段と、前記レジスタ
手段の出力を選択するセレクタ手段と、を備え前記セレ
クタ手段のセレクト入力は、前記デコーダ手段から構成
される。

【００１１】

【実施例】図１は本発明をブロック図で示す。ここで、
１はｎビット符号データ、２はデマルチプレクサ、３は
シフトレジスタ、４はデコーダ、４ａは復号用デコー
ダ、４ｂは符号ビット長デコーダ、５は演算器、６はア
キュムレータ、７はロード信号、８はシフト信号、９は
符号ビット長、１０はシフトレジスタ内有効ビット長、
１１は符号データ要求信号、１２はデータロード位置選
択信号、１３は制御信号、１４は復号データ又はラン
長、１５はデコーダである。

【００１２】１のｎビットの符号データは、２のデマル
チプレクサを通り３のシフトレジスタに７のロード信号
によりロードされる。この時６のアキュムレータ内に
は、シフトレジスタ３内の有効ビット長が保持される。
最初の符号データをロードする際は、シフトレジスタ３
にはデータは入っていないので０の有効ビット長は０で
あり、１５のデコーダからは、シフトレジスタ３の最上
位ビットからデータがロードされる様１２の位置選択信
号及び７のロード信号が出力される。

【００１３】ロードされたデータは、４のデコーダへ入
力される。４ａは復号データ、４ｂは符号ビット長デコ
ーダを示す。４ａでは所定の復号処理もしくはＭＨ符号
等ラン長を持った符号の場合はラン長が出力され、４ｂ
では符号ビット長が出力される。５の演算器では、シフ
トレジスタ内の有効ビット長が計算される。例えば１０
の現有効ビット長がｍ、９の符号ビット長がＬ、１のシ
フトレジスタにロードした符号データ長がｎであった場
合、ｍ＋ｎ−Ｌが計算される。演算結果は６のアキュム
レータに格納され、１５デコーダによりシフトレジスタ
３がｎビット空いた場合１１のデータ要求信号が外部へ
出力される。

【００１４】これらによりシフトレジスタ３内では常に
最上位ビットに符号データの先頭が位置され、次符号デ
ータもすき間なく詰められており、復号終了と同時にシ
フトレジスタの最上位にシフトされ、次の復号が開始さ
れる。図２は、本発明の実施例を示す。図１と共通の参
照番号についてはその説明を省略する（以下、他の図面
の説明も同様とする）。

【００１５】ここで、１６はクロック、１７は符号有効
フラグ、１８は符号データ（符号長の最大ビット数）、
２３は単位ブロック、２４は復号終了信号、２５は外部
からのデータロード信号、２６は１ブロックのビット数
に分割された符号データを示す。図２は本発明の実施例
を示す。

【００１６】例えば、データ長が４、８、１２ビットの
３種であり、かつ、ラン長を含む符号データの復号を考
える。また、１の符号データの転送バス幅を１６ビッ
ト、３のシフトレジスタが４８ビットであるとする。１
の符号データは２のデマルチプレクサで４８ビットに展
開される。３のシフトレジスタは、４ビット×１２段で
構成され４ビット度にシフト及びロードが行われる。先
で展開された符号データは、７のロード信号でシフトレ
ジスタ３内の４ブロックへ１６ビット同時にロードされ
る。次のクロックでシフトレジスタ３内のデータは最大
符号長である１２ビットが４ａのラン長デコーダ及び４
ｂの符号長デコーダヘ出力される。この時、４ｂのデコ
ーダには６のアキュムレータに保持される現シフトレジ
スタ３内の有効データブロック数が入力され、現在、４
ａ、４ｂに入力されているデータが有効であるかどうか
が判定され、１７の符号有効フラグが出力される。

【００１７】例えば、シフトレジスタ３内に上位から２
ブロック＝８ビットのみデータが入っていた場合、６の
アキュムレータから有効ブロック数２が４ｂへ入力され
る。１８の符号データが４または８ビットでない場合
は、１７のフラグは立たず、かつ、シフトレジスタは３
ブロック目にデータがロードされるまで停止状態とな
る。逆に、有効ブロック数以下の符号データが４ａ、４
ｂのデコーダに入力された場合は、４ｂから９の符号デ
ータ長が５の演算器に出力され、２４の現符号データの
復号終了信号と共に８のシフト値（＝符号データ長）が
３のシフトレジスタ３へ送られる。そして、次のクロッ
クでシフトレジスタ３の最上位にシフトされた新しい符
号データが、４ａ、４ｂへ出力される。

【００１８】この時シフトレジスタ３内の有効ブロック
数は、５の演算器から６のアキュムレータへ転送され
る。次に１の符号データをシフトレジスタ３内の有効ブ
ロックの次ブロックにロードするために１５のデコーダ
でロード位置が計算され、２５のデータロード信号が入
力されたと同時に７のロード信号が出力される。図３
は、本発明で使用するシフトレジスタ内１ブロックの構
成例を示す。

【００１９】ここで、１９はデータ線、１９−ｎはｎブ
ロック下位のレジスタからのデータ線、２０はマルチプ
レクサ、２１はセレクタ、２２はレジスタ、７−ｎ ｎ
ブロック下位レジスタへのロード信号、２６−ｎ ｎブ
ロック下位レジスタへのロード符号データを示す。８の
シフト値に従い、１９−０〜ｎのデータが、２０−１の
マルチプレクサで選択される。例えばシフト値が２であ
った場合、２ブロック下位からのデータ線１０−２が選
択される。２０−０、２０−２は、データをロードする
ためのマルチプレクサである。シフト値が０である場合
は、２６−０の符号データが７−０のロード信号により
２１のセレクタで選択され、次クロックで２２のレジス
タにラッチされる。シフト値がｎである場合は、本来ｎ
ブロック下位にロードされるべきデータ２６−ｎが７−
ｎで選択されることによりロードデータもシフトされた
形でレジスタへラッチされる。これらの構成により、ロ
ードとシフトを同時に行うことができ３のシフトレジス
タは、常に最上位から符号データを出力する。

【００２０】また、シフトレジスタが１の符号データの
ビット長分空きができた場合１５のデコーダから外部へ
１１のロード要求が出力される。外部からは、２５のロ
ード信号と共に１の符号データが転送され、１５のデコ
ーダは、２５のロード信号に同期して７のシフトレジス
タロード信号を出力する。同時に５の演算器では、６の
アキュムレータに保持された有効ブロック数に、ロード
したブロック数を加算する。

【００２１】また、５の演算器は、８のシフト信号を出
力し、３のシフトレジスタが符号データを４ａのデコー
ダに出力した後、その符号の復号が、終了するまでシフ
ト値φを送出し続ける。そして２４の復号終了信号と同
時に、９の符号長をシフト値として８のシフト信号を送
出し、即次符号データがシフトレジスタから出力され
る。これらにより、符号データ間で途切れることなく復
号を行い続けることができる。

【００２２】尚、符号データがＭＨ符号の様に１ビット
単位であっても、図３のシフトレジスタの１ブロックを
１ビット単位にし、符号長に合わせ２０のマルチプレク
サの入力を操作することにより、対応できる。図４は、
本発明の変形例の一部を示す。ここで、２７は３２ビッ
トデータロード信号、２８はデータ要求信号、２９は制
御回路、３０はバッファ、３１はセレクタ、３２は１６
ビットデータロード信号、３３はデータ選択信号を示
す。

【００２３】外部の符号データのバス幅が３２ビットで
あるとする。先の例では、シフトレジスタ内が３２ビッ
ト空くまでデータはロードできないため、リアルタイム
に復号を行うにはシフトレジスタの段数を多くとらなけ
ればならない。この解決策が本実施例である。１の３２
ビット幅の符号データは一旦３０のバッファに格納され
る。１１のデータ要求信号により、２９の制御回路は、
３３のセレクト信号により上位１６ビットのデータをま
ず２のデマルチプレクサへ転送し、同時に３２のロード
信号を出力する。次にデータ要求信号が来た時は、下位
１６ビットデータを転送し、２８のデータ要求信号を外
部へ出力する。これにより、１６ビットずつデータをシ
フトレジスタへ転送するため、シフトレジスタの段数を
減らすことができる。

【００２４】尚、本構成は一例であり、３０のバッファ
を３段、４段に分け、データ転送ビット数をさらに少な
くすることができる。図５は、シリアルにデータ転送を
行う際の他の変形例を示す。ここで、３４はシリパラ変
換器、３５はＦＩＦＯ（First-In First-Out）、３６は
シリアル符号データを示す。

【００２５】３６の１ビット符号データは、３４のシリ
パラ変換器でｎビット長に変換され、３５のＦＩＦＯへ
送られる。２９の制御回路は、１１のデータ要求信号に
より、ＦＩＦＯからデータをリードしデマルチプレクサ
へ転送し、可変長符号の復号に使用するシフトレジスタ
を任意の位置へデータがロードできる様にした。また、
シフトレジスタ内の有効ビット数もしくはブロック数を
アキュムレータに格納し、シフト、ロードを同時に行え
る様にした。

【００２６】図８は本発明の概略の構成を示す。符号長
の最大ビット数を８、アライメント後の転送ビット数を
３２とする。２１の符号データ８ビットは、２９のイネ
ーブル信号に同期して２２のマルチプレクサへ入力され
る。同時に符号データ長２１０が２５の演算器に入力さ
れ、現在の符号長累計値２１１と加算され２６のレジス
タに保持される。２１１の符号長累計値２９の入力イネ
ーブル信号及び２１０の符号データ長は、２７のデコー
ダによりデコードされ、２１２のラッチイネーブル信号
が生成される。

【００２７】そして、２３のラッチには、符号が順に詰
められた形で入力され、保持される。また２３のラッチ
は、本実施例では、６４ビット用意され、３２ビット蓄
えられた時点で２４のセレクタで選択され、２１４のア
ライメント終了信号に同期して外部に出力される。図９
は、図８中の符号データ入力部の実施例を示す。

【００２８】２１の符号データ８ビットをＭＳＢ（Most
Significant Bit) からＬＳＢ（Least Significant Bi
t)まで７から０で示すことにする。また、２２のマルチ
プレクサをＭＳＢから２２−０、２２−０１、・・・、
２２−３１、・・・２２−６３として示し、２３のラッ
チをＭＳＢから２３−０、２３−１、・・・２３−３
１、・・・２３−６３と示すことにする。１の符号デー
タは、２２−０〜２２−６３のマルチプレクサへ順に１
ｂｉｔずらした構成で入力される。マルチプレクサのセ
レクト入力へは、２１１の累計符号長の下位３ビットが
入力される。

【００２９】例えば、累計符号長２１１の３ビットが０
１０（ｂ）であった場合、図１０に示す通り、２３−０
〜２３−６３への入力順に１０７６５４３２１０７６・
・・となる。この時の２３−０〜２３−６３のレジスタ
のＥＮ（ＥＮＡＢＬＥ）信号生成図を図１１に示す。累
計符号長２１１の下位３ビットが０１０（ｂ）であるか
ら累計符号長は２又は１０又は１８（ｄ）であるが、２
（ｄ）とすると図１１から２１２−２、３、４、・・
・、６３がイネーブル（ＥＮＡＢＬＥ）となり、２３−
２、３、４、５、・・・、６３のレジスタへデータがロ
ードされる。つまり、空いているレジスタの先頭から１
の符号データのＭＳＢ−ＬＳＢがロードされることにな
る。同時にロードされた符号データのビット数と累計符
号長が加算され６のレジスタへ蓄えられ、次符号データ
のロードに使用される。

【００３０】実施例によると、例えば符号長が４（ｄ）
等であったとしても４ｂｉｔのみレジスタへデータをロ
ードするのではなく、３の３２ｂｉｔレジスタのそれぞ
れのＭＳＢから埋まっているレジスタのみディセーブル
（ＤＩＳＡＢＬＥ）とし、他ビット及び他方の３２ｂｉ
ｔレジスタは、全てイネーブルとしておく。これによ
り、２７のデコーダ回路は、入力されたデータの符号長
に依存せず、図１１中の外部への出力については、２つ
の３２ビットレジスタのどちらかが埋まった時点で図８
中の１４のアライメント終了信号が発生し、外部へアラ
イメントデータが出力される。

【００３１】図１２は全体のタイミングを示す。図８中
の２４のセレクタへのセレクト信号２１３には、２１１
の累計符号長のＭＳＢが入力されそして２１４のアライ
メント終了信号はセレクト信号２１３の変化点で１パル
ス生成される。本実施例では、３のレジスタは、転送ビ
ット数×２個用意したが、これに限るものではなく、レ
ジスタの１ブロックを細分化し、レジスタ数を減らすこ
とも可能である。例えば、転送ビット小数÷２を１ブロ
ックとし、計３ブロック用意し、その内２つが埋まった
時点で外部へ終了信号と共に出力することも、２７のデ
コーダ及び２４のセレクタを変更することで可能とな
り、レジスタの数を削減できる。

【００３２】また、この実施例では、符号データをアラ
イメントするためのバレルシフタ部をｎ対１のマルチプ
レクサで構成し、アライメントデータをを１時格納する
レジスタをブロック分けし、各レジスタへのイネーブル
信号を生成するデコーダを設けた。

【００３３】

【発明の効果】本発明によれば、１符号データを復号終
了と同時に符号データ長だけ、シフトレジスタ内でシフ
トが行なわれ、次符号データが、シフトレジスタより出
力されるので、復号を常に連続して行うことができる。
また、復号中に外部よりデータをシフトレジスタへロー
ドできるので、ラン長復号の際ランの無い、符号データ
が連続して入力されても復号が途中で止まることはな
い。

【００３４】さらに、本発明によれば、シフトレジスタ
内の符号データが、１符号分そろっていない場合符号有
効フラグを下げロードされるのを待つので、外部から符
号データを転送する際、何らかの理由に転送が停止して
も復号が途中でエラーを起こすこともなく、動作を停止
させることができる。一方、従来例では、転送ビットが
３２であるとすると、まずバレルシフタ部で最大３１ビ
ットのシフトが行われる。これは３２対１のマルチプレ
クサの処理時間と同等であり、かつ、空ビットには０を
埋めなければならないため回路規模が増大する。またシ
フト後にＯＲ回路とＳＥＬ回路を通った後レジスタへ入
力されるので全体の処理時間が遅くなる。

【００３５】これに対し、本発明では、符号データは８
対１のマルチプレクサを通るだけでレジスタへラッチさ
れるので高速に処理できる。レジスタへのイネーブル信
号についても生成部であるデコーダにおいて、入力され
た符号データの符号長を判断しなくてもよいので簡単な
ゲート回路で構成でき、かつ、高速に処理することがで
きる。従って、全体のアライメント処理時間は本発明に
より短縮され、回路規模も縮少される。

【００３６】また、転送ビット数が増えても処理時間は
ほぼ同じである。

【図面の簡単な説明】

【図１】本発明をブロック図で示す。

【図２】本発明の実施例を示す。

【図３】本発明のシフトレジスタ内の１ブロックの構成
例を示す。

【図４】本発明のデータ入力部の変形例の一部を示す。

【図５】本発明のデータ入力部の変形例の一部を示す。

【図６】従来技術のバレルシフタの構成を示す。

【図７】図６の従来技術のバレルシフタの処理内容を示
す。

【図８】本発明によるアライメント回路の実施例を示
す。

【図９】図１中の符号データ入力部の実施例を示す。

【図１０】符号データのレジスタ入力部での状態図を示
す。

【図１１】レジスタのイネーブル信号生成図を示す。

【図１２】全体のタイミング図である。

【図１３】従来の符号データアライメント回路の構成例
である。

【符号の説明】

１ ｎビット符号データ ２ デマルチプレクサ ３ シフトレジスタ ４ａ 復号用デコーダ ４ｂ 符号ビット長デコーダ ５ 演算器 ６ アキュムレータ ７ ロード信号 ８ シフト信号 ９ 符号ビット長 １０ シフトレジスタ内有効ビット長 １１ 符号データ要求信号 １２ データロード位置選択信号 １３ 制御信号 １４ 復号データ又はラン長 １５ デコーダ ２１ 可変長符号データ ２２ マルチプレクサ ２３ ラッチ ２４ セレクタ ２５ 演算器 ２６ レジスタ ２７ デコーダ ２９ 符号データ入力イネーブル信号 ２１０ 符号データ長 ２１１ 累計符号データ長 ２１２ ラッチイネーブル信号 ２１３ セレクト信号 ２１４ アライメント終了信号 ２１５ アライメントデータ ２１６ 転送ビット長レジスタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 可変長符号データを全ビット同時にロー
   ドできる機能及び符号データ長ｎビットを１クロックで
   シフトできる機能を有し、シフト及びロードを同時に行
   なえるシフトレジスタと、 前記シフトレジスタから出力される符号データから符号
   ビット長及び復号データを出力するデコーダと、前記符号データ長、前記符号ビット長及び現有効ビット
   長から、 前記シフトレジスタ内の有効ビット長を計算す
   る演算器と、 前記演算器から出力されるシフトレジスタ内の有効ビッ
   ト長を、現有効ビット長として保持するアキュムレータ
   と、 前記アキュムレータの出力値に基づき符号データを前記
   シフトレジスタの所定の位置へロードするためのデマル
   チプレクサとを備えたことを特徴とする可変長符号の復
   号装置。
2. 【請求項２】 前記デマルチプレクサの前段に可変長符
   号を一時格納するバッファを設け、このバッファにロー
   ドされた符号データを分割してデマルチプレクサに転送
   する制御回路を設けることにより、前記シフトレジスタ
   の段数を削減したことを特徴とする請求項１記載の復号
   装置。
3. 【請求項３】 可変長の符号データをすき間なく詰めて
   伝送するために伝送ビットと同数のラッチを有し、か
   つ、イネーブル機能を有する、累計符号データ長を保持
   するためのレジスタ手段と、前記符号データの符号データ長及び現在の累積符号デー
   タ長から、累積符号データ長を計算する 演算器手段と、前記 符号データを前記レジスタ手段に上位から詰めて入
   力するために、前記符号データ長、前記累積符号データ
   長及び入力イネーブル信号から、前記レジスタ手段内の
   ラッチへのラッチイネーブル信号を生成し、またアライ
   メント終了信号を出力するデコーダ手段と、 前記ラッチへ入力する符号データを選択するマルチプレ
   クサ手段と、 前記レジスタ手段の出力を選択し、また前記アライメン
   ト終了信号に応じてアライメントデータを出力するセレ
   クタ手段と、 を備えたことを特徴とする可変長符号処理装置。