Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP3137478B2 - Electron wave interference device - Google Patents
[go: Go Back, main page]

JP3137478B2 - Electron wave interference device - Google Patents

Electron wave interference device

Info

Publication number
JP3137478B2
JP3137478B2 JP04342722A JP34272292A JP3137478B2 JP 3137478 B2 JP3137478 B2 JP 3137478B2 JP 04342722 A JP04342722 A JP 04342722A JP 34272292 A JP34272292 A JP 34272292A JP 3137478 B2 JP3137478 B2 JP 3137478B2
Authority
JP
Japan
Prior art keywords
conductive
conductive ring
conductor
present
path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04342722A
Other languages
Japanese (ja)
Other versions
JPH06196719A (en
Inventor
明 三浦
剛 八木原
Original Assignee
株式会社テラテック
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社テラテック filed Critical 株式会社テラテック
Priority to JP04342722A priority Critical patent/JP3137478B2/en
Publication of JPH06196719A publication Critical patent/JPH06196719A/en
Application granted granted Critical
Publication of JP3137478B2 publication Critical patent/JP3137478B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/383Quantum effect devices, e.g. of devices using quantum reflection, diffraction or interference effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、量子効果トランジスタ
の量子干渉部品としてメモリあるいはスイッチング素子
に利用する。本発明は、室温で量子干渉効果を得るとと
もに、導電性リングが切断しても導通不能を生じないよ
うにすることができる電子波干渉素子に関する。
The present invention is applied to a memory or a switching element as a quantum interference part of a quantum effect transistor. The present invention relates to an electron wave interference device that can obtain a quantum interference effect at room temperature and can prevent conduction from occurring even when a conductive ring is cut.

【0002】[0002]

【従来の技術】従来、この種の電子波干渉素子は、図1
0に示すように、非導電性の基板1上に、1辺Lが数1
0μmのほぼ正方形をなす二つの導体ランド2aおよび
2bと、リングの幅W1 が数100Åでありその内径D
が少なくとも数μmの導電性リング3と、この導電性リ
ング3と二つの導体ランド2aおよび2bとを接続する
幅W2 が数100Åの導体路4aおよび4bとがヘテロ
接合によりパタン化されて形成されていた。
2. Description of the Related Art Conventionally, this kind of electron wave interference device is shown in FIG.
As shown in FIG. 0, one side L is equal to
The two conductor lands 2a and 2b, each having a substantially square shape of 0 μm, and the width W 1 of the ring is several hundreds of degrees and the inner diameter D
Is formed by hetero-junction forming a conductive ring 3 of at least several μm and conductor paths 4a and 4b having a width W 2 of several hundreds of degrees connecting the conductive ring 3 and the two conductor lands 2a and 2b. It had been.

【0003】[0003]

【発明が解決しようとする課題】このような従来の電子
波干渉素子は、導体路4aおよび4bの幅が数100Å
のように広いことから電子の閉込めエネルギが低く、フ
ォノン散乱などのために動作温度が数°Kとなり、室温
での量子干渉効果を得ることができず、さらに、導電性
リング3が切断すると導通不能となってしまうなどの問
題があった。
In such a conventional electron wave interference device, the width of the conductor paths 4a and 4b is several hundreds of degrees.
, The operating temperature becomes several degrees K due to phonon scattering and the like, and the quantum interference effect cannot be obtained at room temperature. There was a problem that conduction could not be achieved.

【0004】これを室温で量子干渉効果を得るようにす
るには、さらに導体路を狭くすることが必要であり、こ
れをさらに狭く形成すると切れやすくなってしまい有用
な導体路を得ることができない。
In order to obtain the quantum interference effect at room temperature, it is necessary to further narrow the conductor path. If the conductor path is made narrower, it becomes easy to cut, and a useful conductor path cannot be obtained. .

【0005】本発明はこのような問題を解決するもの
で、室温で量子干渉効果を得ることができ、導電リング
が切断されても導通不能になることを回避することがで
きる電子波干渉素子を提供することを目的とする。
The present invention solves such a problem, and provides an electron wave interference device that can obtain a quantum interference effect at room temperature and can prevent conduction from being disabled even when a conductive ring is cut. The purpose is to provide.

【0006】[0006]

【課題を解決するための手段】本発明は非導電性の基板
と、この基板上に形成された二つの導体ランドと、前記
基板上にこの二つの導体ランドの間に形成された一つの
導電性リングと、前記基板上にこの導電性リングと前記
二つの導体ランドを接続する細い導体路とを備えた電子
波干渉素子において、前記導電性リングは、きわめて細
い多数の直線が交差して形成されたメッシュ状であるこ
とを特徴とする。
SUMMARY OF THE INVENTION The present invention provides a non-conductive substrate, two conductive lands formed on the substrate, and one conductive land formed between the two conductive lands on the substrate. An electro-magnetic interference device comprising a conductive ring and a thin conductive path connecting the conductive ring and the two conductive lands on the substrate, the conductive ring is formed by intersecting a large number of extremely thin straight lines. It is characterized by having a mesh shape.

【0007】[0007]

【作用】図11は従来例におけるパタンを模式的に示し
たものである。従来例の電子波干渉素子は、電子の干渉
部が導電性リング3により形成されているので、導体ラ
ンド2aからの電子は点Aで分岐し、この分岐した電子
が点Bで合流するが、この両回りの間に位相差が生じ、
その位相差に応じて点Aおよび点B間のコンダクタンス
が周期的に変化する。ここで磁界あるいは電界を与えて
その位相差を制御することによりトランジスタとしての
機能をもたせることができる。
FIG. 11 schematically shows a pattern in a conventional example. In the conventional electron wave interference device, since the interference portion of the electrons is formed by the conductive ring 3, the electrons from the conductor land 2a branch at the point A, and the branched electrons merge at the point B. A phase difference occurs between these two rotations,
The conductance between points A and B periodically changes according to the phase difference. Here, by applying a magnetic field or an electric field to control the phase difference, a function as a transistor can be provided.

【0008】本発明は、このような導電性リング3を幅
数10Åの導体路によりメッシュ状にしたもので、一例
として図2に示すように形成される。このようなメッシ
ュ状の構成の場合には、導電性リング13のメッシュ状
の中の部分が経路積分によりそれぞれ相殺されて、実質
的な経路は最外通路のみになり図11に例示する導電性
リング3の経路とほぼ等価になる。また、このメッシュ
状の部分のいずれかが切断したとしても他の部分のいず
れかが接続されていて、これにより経路の長さが変わっ
ても大きな差を生じることはなく、切断により導通不能
になることを回避することができる。
In the present invention, such a conductive ring 3 is formed in a mesh shape by a conductor path having a width of several tens of degrees, and is formed as an example as shown in FIG. In the case of such a mesh-like configuration, the portions inside the mesh of the conductive ring 13 are offset by the path integration, and the substantial path is only the outermost path. It becomes almost equivalent to the path of the ring 3. Also, even if one of the mesh-shaped portions is cut, any of the other portions is connected, so that even if the length of the path changes, there is no significant difference, and the cut makes it impossible to conduct. Can be avoided.

【0009】[0009]

【実施例】次に、本発明実施例を図面に基づいて説明す
る。図1は本発明実施例の構成を示す斜視図、図2は本
発明実施例におけるパタンを模式的に示す図である。
Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a perspective view showing a configuration of an embodiment of the present invention, and FIG. 2 is a diagram schematically showing a pattern in the embodiment of the present invention.

【0010】本発明実施例は、非導電性の基板1と、こ
の基板1上に形成された二つの導体ランド2aおよび2
bと、基板1上にこの二つの導体ランド2aおよび2b
の間に形成された一つの導電性リング13と、基板1上
にこの導電性リング3と二つの導体ランド2aおよび2
bを接続する細い導体路14aおよび14bとを備え、
さらに、本発明の特徴として、導電性リング13は、き
わめて細い多数の直線が交差して形成されたメッシュ状
に構成される。導体路14a、14bおよびメッシュ状
の導体部の幅W0 は数10Åである。
An embodiment of the present invention comprises a non-conductive substrate 1 and two conductive lands 2a and 2a formed on the substrate 1.
b and the two conductor lands 2a and 2b on the substrate 1.
And one conductive ring 13 formed between the conductive ring 3 and two conductive lands 2a and 2
b, and thin conductor tracks 14a and 14b connecting
Further, as a feature of the present invention, the conductive ring 13 is formed in a mesh shape formed by intersecting a large number of extremely thin straight lines. The widths W 0 of the conductor paths 14a and 14b and the mesh-shaped conductor are several tens of degrees.

【0011】図3は本発明実施例における導電性リング
部の積層構造の一例を示す断面図である。
FIG. 3 is a sectional view showing an example of a laminated structure of the conductive ring portion in the embodiment of the present invention.

【0012】この例では、半絶縁性InP(燐化インジ
ウム)基板21上に、数100ÅのAlAs(砒化アル
ミニウム)により構成されたバリヤ半導体層22、I
n、Ga、As(インジウム・カリウム・ヒ素)および
AlAs(砒化アルミニウム)により構成されたメッシ
ュ構造部23、数100ÅのAlAs(砒化アルミニウ
ム)により構成されたバリヤ半導体層24、およびこの
バリヤ半導体24を貫通しメッシュ構造部23に接続す
るポイントコンタクト25aを有する導体部25が順次
積層される。
In this example, on a semi-insulating InP (indium phosphide) substrate 21, a barrier semiconductor layer 22 composed of AlAs (aluminum arsenide) of several hundred degrees
A mesh structure portion 23 composed of n, Ga, As (indium potassium arsenic) and AlAs (aluminum arsenide), a barrier semiconductor layer 24 composed of several hundreds of AlAs (aluminum arsenide), and this barrier semiconductor 24 The conductor portions 25 having the point contacts 25a penetrating and connected to the mesh structure portion 23 are sequentially laminated.

【0013】バリヤ半導体層22および24はMOCV
D(metal organic chemical vapordeposition:有機金
属CVD)法またはMBE(molecular beam epitaxy:
分子エピタキシャル成長)法により形成され、導体部2
5およびポイントコンタクト25aは、その幅が数10
Å、長さが数μmである。これは、半絶縁性InP基板
21に2°程度の傾斜角をもたせ、走査トンネル顕微鏡
(STM)を用いた技術を利用してヘテロ結合により形
成される。素子領域はメサ分離法により分離される。
The barrier semiconductor layers 22 and 24 are MOCV
Metal organic chemical vapor deposition (D) method or MBE (molecular beam epitaxy:
Conductor portion 2 formed by a molecular epitaxial growth) method.
5 and the point contact 25a have a width of several tens.
Å, the length is several μm. This is formed by giving a semi-insulating InP substrate 21 an inclination angle of about 2 ° and using a technique using a scanning tunneling microscope (STM) to form a heterojunction. The element regions are separated by a mesa separation method.

【0014】図4は本発明実施例におけるメッシュ構造
部の部分拡大図であり、傾斜角に沿ってAlAsおよび
In、Ga、Asを成長させたもので、その幅および高
さは約15Å(5原子層)のメッシュ構造を形成する。
FIG. 4 is a partially enlarged view of the mesh structure in the embodiment of the present invention, in which AlAs, In, Ga, and As are grown along the inclination angle, and the width and height thereof are about 15 ° (5 °). Atomic layer) is formed.

【0015】このようなメッシュ構造にした場合に、そ
のメッシュ状の中の部分はそれぞれが経路積分により図
5に示すように相殺されて、実質的な経路は外側のみ有
効になり図6に示すように従来例における導電性リング
の径路とほぼ等価になる。また、メッシュ構造にしたこ
とによりそのいずれかの部分が切断しても、他の部分が
接続されているので、その経路の長さが変化したとして
も大きな差を生じることにはならず、メッシュ状にした
ことにより切断による導通不能を生じることが回避され
る。
In the case of such a mesh structure, the portions in the mesh are canceled by the path integration as shown in FIG. 5, and the substantial path becomes effective only on the outside, as shown in FIG. As described above, it becomes substantially equivalent to the path of the conductive ring in the conventional example. In addition, even if any part of the path is cut due to the mesh structure, the other part is connected, so even if the length of the path changes, a large difference does not occur. With this configuration, it is possible to prevent the disconnection from occurring due to disconnection.

【0016】このようにして構成された導電性リング1
3に電流、磁場、電界などにより位相差を生じさせる
と、図7に示すように導電性リング13間に流れる電流
がその位相差により変化する。
The conductive ring 1 thus constructed
When a phase difference is caused by a current, a magnetic field, an electric field, or the like in FIG. 3, the current flowing between the conductive rings 13 is changed by the phase difference as shown in FIG.

【0017】ここで、導電性リング13における電子の
干渉について数式により説明する。
Here, the interference of electrons in the conductive ring 13 will be described using mathematical expressions.

【0018】ベクトルポテンシャルをAとした場合に、
図8に示す経路上でC1からC2に至る確率振幅は次の
ように定義できる。
When the vector potential is A,
The probability amplitude from C1 to C2 on the path shown in FIG. 8 can be defined as follows.

【0019】 <C2|C1> (1) ここでベクトルポテンシャルが存在する場合をA≠0、
存在しない場合をA=0で表し、次のように表現する。
<C2 | C1> (1) Here, when a vector potential exists, A ≠ 0,
A case where there is not exists is represented by A = 0, and is represented as follows.

【0020】[0020]

【数1】 (2−1)および(2−2)の関係は量子力学によれば
次のように表現できる。
(Equation 1) According to quantum mechanics, the relationship between (2-1) and (2-2) can be expressed as follows.

【0021】[0021]

【数2】 (3)式が確率〔外1〕が位相〔外2〕によって変化し
電子が干渉する基本となる方程式である。
(Equation 2) Equation (3) is a basic equation in which the probability [1] changes according to the phase [2] and electrons interfere.

【0022】[0022]

【外1】 [Outside 1]

【0023】[0023]

【外2】 例えば、図9に示すような干渉系を考えると、経路積分
は、
[Outside 2] For example, considering an interference system as shown in FIG.

【0024】[0024]

【数3】 ここでGreenの定理を用いると、(Equation 3) Here, using Green's theorem,

【0025】[0025]

【数4】 (Equation 4)

【0026】[0026]

【数5】 の位相となり、確率〔外1〕が磁場Bによって振動する
ことになる。
(Equation 5) And the probability [1] vibrates due to the magnetic field B.

【0027】[0027]

【数6】 この積分をn個の部分に分割すると、(Equation 6) Dividing this integral into n parts gives

【0028】[0028]

【数7】 となり(Equation 7) Next

【0029】[0029]

【数8】 Sn(n=1、2、…):各メッシュの面積 Cn:Snを囲む経路積分 が得られ、実質的に最外の経路のみが有効になることが
わかる。
(Equation 8) Sn (n = 1, 2,...): Area of each mesh Cn: path integral surrounding Sn is obtained, and it can be seen that only the outermost path is substantially effective.

【0030】[0030]

【発明の効果】以上説明したように本発明によれば、室
温で量子干渉効果を得ることができるとともに、導電性
リングの一部が切断してもメッシュ状に形成されている
ために、いずれかの箇所で接続状態が維持され導通不能
を生じないようにすることができる効果がある。
As described above, according to the present invention, the quantum interference effect can be obtained at room temperature, and the conductive ring is formed in a mesh even if a part of the conductive ring is cut. There is an effect that the connection state is maintained at such a place, so that no conduction failure occurs.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明実施例の構成を示す斜視図。FIG. 1 is a perspective view showing the configuration of an embodiment of the present invention.

【図2】本発明実施例におけるパタンを模式的に示す
図。
FIG. 2 is a diagram schematically showing a pattern according to an embodiment of the present invention.

【図3】本発明実施例における導電性リング部の積層構
造の一例を示す断面図。
FIG. 3 is a cross-sectional view showing an example of a laminated structure of a conductive ring portion in the embodiment of the present invention.

【図4】本発明実施例におけるメッシュ構造の部分拡大
図。
FIG. 4 is a partially enlarged view of a mesh structure in the embodiment of the present invention.

【図5】本発明実施例における導電性リングのメッシュ
部分の部分拡大図。
FIG. 5 is a partially enlarged view of a mesh portion of the conductive ring according to the embodiment of the present invention.

【図6】本発明実施例における導電性リングの実質的経
路を示す図。
FIG. 6 is a view showing a substantial path of a conductive ring in the embodiment of the present invention.

【図7】本発明実施例における位相差と電流の関係を示
す図。
FIG. 7 is a diagram showing a relationship between a phase difference and a current in the embodiment of the present invention.

【図8】本発明実施例におけるメッシュ内の経路例を示
す図。
FIG. 8 is a diagram showing an example of a route in a mesh according to the embodiment of the present invention.

【図9】本発明実施例における干渉系を説明する図。FIG. 9 is a diagram illustrating an interference system according to an embodiment of the present invention.

【図10】従来例の構成を示す斜視図。FIG. 10 is a perspective view showing a configuration of a conventional example.

【図11】従来例におけるパタンを模式的に示す図。FIG. 11 is a diagram schematically showing a pattern in a conventional example.

【符号の説明】[Explanation of symbols]

1 基板 2a、2b 導体ランド 3、13 導電性リング 4a、4b、14a、14b 導体路 21 半絶縁性InP基板 22、24 バリヤ半導体層 23 メッシュ構造部 25 導体部 25a ポイントコンタクト DESCRIPTION OF SYMBOLS 1 Substrate 2a, 2b Conductor land 3, 13 Conductive ring 4a, 4b, 14a, 14b Conductor path 21 Semi-insulating InP substrate 22, 24 Barrier semiconductor layer 23 Mesh structure part 25 Conductor part 25a Point contact

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812 H01L 29/06 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80-29/812 H01L 29 / 06

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 非導電性の基板と、この基板上に形成さ
れた二つの導体ランドと、前記基板上にこの二つの導体
ランドの間に形成された一つの導電性リングと、前記基
板上にこの導電性リングと前記二つの導体ランドを接続
する細い導体路とを備えた電子波干渉素子において、 前記導電性リングは、きわめて細い多数の直線が交差し
て形成されたメッシュ状であることを特徴とする電子波
干渉素子。
A non-conductive substrate, two conductive lands formed on the substrate, one conductive ring formed on the substrate between the two conductive lands, In the electron wave interference device provided with the conductive ring and a thin conductor path connecting the two conductor lands, the conductive ring has a mesh shape formed by intersecting a large number of extremely thin straight lines. An electron wave interference device characterized by the above-mentioned.
JP04342722A 1992-12-22 1992-12-22 Electron wave interference device Expired - Fee Related JP3137478B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP04342722A JP3137478B2 (en) 1992-12-22 1992-12-22 Electron wave interference device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04342722A JP3137478B2 (en) 1992-12-22 1992-12-22 Electron wave interference device

Publications (2)

Publication Number Publication Date
JPH06196719A JPH06196719A (en) 1994-07-15
JP3137478B2 true JP3137478B2 (en) 2001-02-19

Family

ID=18355988

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04342722A Expired - Fee Related JP3137478B2 (en) 1992-12-22 1992-12-22 Electron wave interference device

Country Status (1)

Country Link
JP (1) JP3137478B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11674301B2 (en) 2017-10-31 2023-06-13 Virgin Cruises Intermediate Limited Double-cabin featuring an angular wall

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11674301B2 (en) 2017-10-31 2023-06-13 Virgin Cruises Intermediate Limited Double-cabin featuring an angular wall

Also Published As

Publication number Publication date
JPH06196719A (en) 1994-07-15

Similar Documents

Publication Publication Date Title
JP3319472B2 (en) Semiconductor device and manufacturing method thereof
US5155561A (en) Permeable base transistor having an electrode configuration for heat dissipation
JPH05251713A (en) Lateral resonant tunneling transistor
JP3137478B2 (en) Electron wave interference device
JPS63316484A (en) Quantum effect semiconductor device
EP0405564B1 (en) Quantum wire field effect transistor
JP2541228B2 (en) High electron mobility transistor
JP2652647B2 (en) Heterojunction field effect transistor
JPH05283673A (en) Resonant tunnel semiconductor device
JPS5963769A (en) high speed semiconductor device
JP2639358B2 (en) Junction FET
US4784967A (en) Method for fabricating a field-effect transistor with a self-aligned gate
JP3074704B2 (en) Semiconductor device
JPH0452627B2 (en)
JPS63161677A (en) Field effect transistor
JPH0453108B2 (en)
JPH0453110B2 (en)
JPS61160978A (en) Semiconductor device
JP2902812B2 (en) Semiconductor device
JP2964170B2 (en) Heterojunction field effect semiconductor device
JP2629647B2 (en) Heterojunction field effect transistor
KR950003956B1 (en) Manufacturing method of super lattice junction structure josephson device
JPS63245958A (en) Hetero junction bipolar transistor
JPH07105487B2 (en) Semiconductor device
Chang et al. Fabrication of lateral superlattices using multilayer resist techniques

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees