JP3144367B2 - Ｃｏｂ型ｄｒａｍ半導体装置及びその製造方法 - Google Patents
Ｃｏｂ型ｄｒａｍ半導体装置及びその製造方法Info
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- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、ＣＯＢ型ＤＲＡＭ半導体
装置及びその製造方法に関する。
びその製造方法に関し、特に、ＣＯＢ型ＤＲＡＭ半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のビット線上にキャパシタが構成さ
れるＣＯＢ型ＤＲＡＭ半導体装置の平面図を図１３
（ａ）に、図１３（ａ）のＹ−Ｙ線断面図を図１３
（ｂ）に示す。このようなＤＲＡＭ半導体装置につて
は、例えば、「アイ・イー・ディー・エム（ＩＥＤ
Ｍ）」誌、１９８８年、第５９６頁〜第５９９頁に記載
されている。
れるＣＯＢ型ＤＲＡＭ半導体装置の平面図を図１３
（ａ）に、図１３（ａ）のＹ−Ｙ線断面図を図１３
（ｂ）に示す。このようなＤＲＡＭ半導体装置につて
は、例えば、「アイ・イー・ディー・エム（ＩＥＤ
Ｍ）」誌、１９８８年、第５９６頁〜第５９９頁に記載
されている。
【０００３】ｐ型のシリコンでなる半導体基板１の表面
にフィールド酸化膜２等の素子分離領域を選択的に形成
して活性領域３１，３２を区画する。複数の活性領域３
１，３２が規則的にアレイ状に配置される。活性領域３
１と３２とは互いに逆方向に折れ曲がった鏡映対称形状
を有し、千鳥状に配置される。複数のアレイがＤＲＡＭ
半導体装置に含まれるのが普通である。
にフィールド酸化膜２等の素子分離領域を選択的に形成
して活性領域３１，３２を区画する。複数の活性領域３
１，３２が規則的にアレイ状に配置される。活性領域３
１と３２とは互いに逆方向に折れ曲がった鏡映対称形状
を有し、千鳥状に配置される。複数のアレイがＤＲＡＭ
半導体装置に含まれるのが普通である。
【０００４】活性領域３１，３２をシリコン酸化膜など
のゲート絶縁膜（図示しない）を介して被覆するゲート
電極配線４（活性領域３１，３２上のゲート電極をＹ方
向に連結したものでワード線を兼ねている）を形成す
る。フィールド絶縁膜２及びゲート電極配線４を少なく
ともその一部とするマスクを用いてヒ素などのイオン注
入を行う。ｎ型拡散層５ｂ，５ｃを形成するためであ
る。第１の層間絶縁膜６を堆積し、ｎ型拡散層５ｂに達
するビット線コンタクト孔７を形成し、ビット線８１，
８２を形成する。ビット線８１及び８２にはそれぞれ活
性領域３１及び３２が対応する。第２の層間絶縁膜９を
堆積し、ｎ型拡散層５ｃに達するキャパシタコンタクト
孔１０を形成し、下部電極１１を形成する。キャパシタ
絶縁膜１２を形成し、セルプレート電極１３を形成す
る。第３の層間絶縁膜１５を形成する。
のゲート絶縁膜（図示しない）を介して被覆するゲート
電極配線４（活性領域３１，３２上のゲート電極をＹ方
向に連結したものでワード線を兼ねている）を形成す
る。フィールド絶縁膜２及びゲート電極配線４を少なく
ともその一部とするマスクを用いてヒ素などのイオン注
入を行う。ｎ型拡散層５ｂ，５ｃを形成するためであ
る。第１の層間絶縁膜６を堆積し、ｎ型拡散層５ｂに達
するビット線コンタクト孔７を形成し、ビット線８１，
８２を形成する。ビット線８１及び８２にはそれぞれ活
性領域３１及び３２が対応する。第２の層間絶縁膜９を
堆積し、ｎ型拡散層５ｃに達するキャパシタコンタクト
孔１０を形成し、下部電極１１を形成する。キャパシタ
絶縁膜１２を形成し、セルプレート電極１３を形成す
る。第３の層間絶縁膜１５を形成する。
【０００５】ＤＲＡＭ半導体装置には、一つ又は複数の
セルアレイが配置されるメモリセル配列領域と、デコー
ダやセンス増幅器などが配置される周辺回路領域とを含
んでいる。セルプレート電極は、メモリセル配列領域全
体にわたって形成される。複数のセルアレイがある場
合、セルアレイを単位としてセルプレート電極を分割す
ることもある。何れにしてもメモリ容量の大規模化と共
にセルプレート電極の面積も増大する。
セルアレイが配置されるメモリセル配列領域と、デコー
ダやセンス増幅器などが配置される周辺回路領域とを含
んでいる。セルプレート電極は、メモリセル配列領域全
体にわたって形成される。複数のセルアレイがある場
合、セルアレイを単位としてセルプレート電極を分割す
ることもある。何れにしてもメモリ容量の大規模化と共
にセルプレート電極の面積も増大する。
【０００６】
【発明が解決しようとする課題】ＤＲＡＭ半導体装置に
限らずＭＯＳデバイスの製造工程において、フィールド
酸化膜やゲート酸化膜などの酸化膜とシリコンとの界面
準位密度を低減するため水素アニールを（前述の例の場
合、セルプレート電極形成後に）行うが、セルプレート
電極は水素の拡散を阻害するので、セルプレート電極の
面積が大きくなると前述の界面準位密度の低減が不十分
となって、良好な特性のＭＯＳデバイスを実現できなく
なる。
限らずＭＯＳデバイスの製造工程において、フィールド
酸化膜やゲート酸化膜などの酸化膜とシリコンとの界面
準位密度を低減するため水素アニールを（前述の例の場
合、セルプレート電極形成後に）行うが、セルプレート
電極は水素の拡散を阻害するので、セルプレート電極の
面積が大きくなると前述の界面準位密度の低減が不十分
となって、良好な特性のＭＯＳデバイスを実現できなく
なる。
【０００７】セルプレート電極を形成する前に水素アニ
ールを行うと、その後の工程における熱でダングリング
ボンドと結合している水素が散逸するので効果がなくな
る。
ールを行うと、その後の工程における熱でダングリング
ボンドと結合している水素が散逸するので効果がなくな
る。
【０００８】メモリセル配列領域でセルプレート電極を
複数に分割する技術として、特開平３−１０２８７０号
公報に開示されたものがある。これは、プラズマ処理に
よってセルプレート電極のパターニングをするときに、
セルプレート電極を構成する多結晶シリコン膜に電荷が
蓄積されて電位が上昇し、キャパシタ絶縁膜にファウラ
・ノルトハイム電流が流れるが、この時キャパシタ絶縁
膜がほかのものより薄いなどの理由により特定のキャパ
シタに電流が集中し、時間に依存する絶縁破壊ＴＤＤＢ
が生じるのを防ぐためである。この電流は、セルプレー
ト電極の面積に依存するので、セルプレート電極を分割
して、ＴＤＤＢが生じる前にパターニングを終了できる
ようにするのである。こうして、歩留まり若しくは信頼
性の向上がもたらされる。なお、ゲート電極配線の抵抗
による信号伝達の遅延を防ぐため、上層にアルミニウム
などの配線を設けて所々でゲート電極配線に接続する。
この接続は、隣接する二つのセルプレート電極の間の領
域で行われる。
複数に分割する技術として、特開平３−１０２８７０号
公報に開示されたものがある。これは、プラズマ処理に
よってセルプレート電極のパターニングをするときに、
セルプレート電極を構成する多結晶シリコン膜に電荷が
蓄積されて電位が上昇し、キャパシタ絶縁膜にファウラ
・ノルトハイム電流が流れるが、この時キャパシタ絶縁
膜がほかのものより薄いなどの理由により特定のキャパ
シタに電流が集中し、時間に依存する絶縁破壊ＴＤＤＢ
が生じるのを防ぐためである。この電流は、セルプレー
ト電極の面積に依存するので、セルプレート電極を分割
して、ＴＤＤＢが生じる前にパターニングを終了できる
ようにするのである。こうして、歩留まり若しくは信頼
性の向上がもたらされる。なお、ゲート電極配線の抵抗
による信号伝達の遅延を防ぐため、上層にアルミニウム
などの配線を設けて所々でゲート電極配線に接続する。
この接続は、隣接する二つのセルプレート電極の間の領
域で行われる。
【０００９】セルプレート電極の面積は、ＴＤＤＢによ
る信頼性の低下及び動作速度の観点から選定されるが、
前述した界面準位密度の低減が十分でない場合も生じう
る。セルプレート電極の面積を更に小さくすれば、その
ような事態を避けることはできるが、高集積化を妨げる
という問題がある。
る信頼性の低下及び動作速度の観点から選定されるが、
前述した界面準位密度の低減が十分でない場合も生じう
る。セルプレート電極の面積を更に小さくすれば、その
ような事態を避けることはできるが、高集積化を妨げる
という問題がある。
【００１０】なお、ＭＯＳキャパシタとして用いるＭＯ
Ｓトランジスタは、ゲート電極の面積が大きくなるの
で、アニール時に水素がゲート電極中央付近下に到達し
にくく、界面準位密度の低減が不足するのを避けるた
め、ゲート面積の小さい複数のＭＯＳトランジスタを直
列又は並列に接続する手法が特開平４−１０５３５９号
公報に記載されている。これは、ＣＯＢ型ＤＲＡＭ半導
体装置と直接の関係はないが、前述のセルプレート電極
を複数に分割するのと同工異曲ということができる。
Ｓトランジスタは、ゲート電極の面積が大きくなるの
で、アニール時に水素がゲート電極中央付近下に到達し
にくく、界面準位密度の低減が不足するのを避けるた
め、ゲート面積の小さい複数のＭＯＳトランジスタを直
列又は並列に接続する手法が特開平４−１０５３５９号
公報に記載されている。これは、ＣＯＢ型ＤＲＡＭ半導
体装置と直接の関係はないが、前述のセルプレート電極
を複数に分割するのと同工異曲ということができる。
【００１１】本発明の目的は、信頼性及び動作速度の観
点から設定されるセルプレート電極の面積を変更するこ
となく界面準位密度の低減を確実に達成できるＣＯＢ型
ＤＲＡＭ半導体装置及びその製造方法を提供することに
ある。
点から設定されるセルプレート電極の面積を変更するこ
となく界面準位密度の低減を確実に達成できるＣＯＢ型
ＤＲＡＭ半導体装置及びその製造方法を提供することに
ある。
【００１２】
【課題を解決するための手段】本発明のＣＯＢ型ＤＲＡ
Ｍ半導体装置は、半導体基板上の第１の絶縁膜を選択的
に被覆するビット線と、前記第１の絶縁膜上に形成され
た第２の絶縁膜と、前記第２の絶縁膜を選択的に被覆す
る下部電極及び前記下部電極をキャパシタ絶縁膜を介し
て被覆する上部電極を有する複数のキャパシタが前記上
部電極を連結して配置されたセルアレイとを有し、前記
上部電極を連結したセルプレート電極に穴又はスリット
が設けられているというものである。この場合、穴また
はスリット直下部に下部電極が設けられていないように
することができる。又、セルプレート電極を多結晶シリ
コン膜、金属膜又は合金膜で形成することができる。更
に、セルプレート電極の任意の位置と前記セルプレート
電極の縁端及び穴又はスリットとの距離が半導体基板表
面と平行方向に１００μｍを越えないのが好ましい。
Ｍ半導体装置は、半導体基板上の第１の絶縁膜を選択的
に被覆するビット線と、前記第１の絶縁膜上に形成され
た第２の絶縁膜と、前記第２の絶縁膜を選択的に被覆す
る下部電極及び前記下部電極をキャパシタ絶縁膜を介し
て被覆する上部電極を有する複数のキャパシタが前記上
部電極を連結して配置されたセルアレイとを有し、前記
上部電極を連結したセルプレート電極に穴又はスリット
が設けられているというものである。この場合、穴また
はスリット直下部に下部電極が設けられていないように
することができる。又、セルプレート電極を多結晶シリ
コン膜、金属膜又は合金膜で形成することができる。更
に、セルプレート電極の任意の位置と前記セルプレート
電極の縁端及び穴又はスリットとの距離が半導体基板表
面と平行方向に１００μｍを越えないのが好ましい。
【００１３】本発明ＣＯＢ型ＤＲＡＭ半導体装置の製造
方法は、半導体基板上にトランジスタを形成し、第１の
絶縁膜を形成し、前記第１の絶縁膜を選択的に被覆して
前記トランジスタに接続されるビット線を形成する工程
と、前記第１の絶縁膜上に第２の絶縁膜を形成し、前記
第２の絶縁膜を選択的に被覆して複数の下部電極をアレ
イ状に配置して形成し、前記下部電極を被覆してキャパ
シタ絶縁膜を形成し、前記キャパシタ絶縁膜を被覆する
上部電極を複数個連結した導電膜に穴またはスリットを
設けてなるセルプレート電極を形成する工程と、前記セ
ルプレート電極を形成したのち水素雰囲気中で熱処理を
行う工程とを有するというものである。
方法は、半導体基板上にトランジスタを形成し、第１の
絶縁膜を形成し、前記第１の絶縁膜を選択的に被覆して
前記トランジスタに接続されるビット線を形成する工程
と、前記第１の絶縁膜上に第２の絶縁膜を形成し、前記
第２の絶縁膜を選択的に被覆して複数の下部電極をアレ
イ状に配置して形成し、前記下部電極を被覆してキャパ
シタ絶縁膜を形成し、前記キャパシタ絶縁膜を被覆する
上部電極を複数個連結した導電膜に穴またはスリットを
設けてなるセルプレート電極を形成する工程と、前記セ
ルプレート電極を形成したのち水素雰囲気中で熱処理を
行う工程とを有するというものである。
【００１４】
【発明の実施の形態】次に、本発明の第１の実施の形態
について説明する。
について説明する。
【００１５】先ず、図１に示すように、ｐ型のシリコン
でなる半導体基板１の表面にフィールド酸化膜２等の素
子分離領域を選択的に形成して活性領域３１，３２を区
画する。複数の活性領域３１，３２が規則的にアレイ状
に配置される。活性領域３１と３２とは互いに逆方向に
折れ曲がった鏡映対称形状を有し、千鳥状に配置され
る。後述するゲート電極配線の走行方向（Ｙ方向）に見
た活性領域３１と３２との間隔は大部分の箇所でｌに設
定されるが、所々でｌより大きなＬになっている。隣接
する活性領域３２の一方とＬ離れて配置される活性領域
３１Ａは、所定のビット線の走行方向（Ｘ方向）に沿っ
て配置される。
でなる半導体基板１の表面にフィールド酸化膜２等の素
子分離領域を選択的に形成して活性領域３１，３２を区
画する。複数の活性領域３１，３２が規則的にアレイ状
に配置される。活性領域３１と３２とは互いに逆方向に
折れ曲がった鏡映対称形状を有し、千鳥状に配置され
る。後述するゲート電極配線の走行方向（Ｙ方向）に見
た活性領域３１と３２との間隔は大部分の箇所でｌに設
定されるが、所々でｌより大きなＬになっている。隣接
する活性領域３２の一方とＬ離れて配置される活性領域
３１Ａは、所定のビット線の走行方向（Ｘ方向）に沿っ
て配置される。
【００１６】次に、活性領域３１，３１Ａ，３２の表面
に熱酸化により厚さ１０ｎｍのゲート絶縁膜（図示しな
い）を形成する。次に、減圧ＣＶＤ法によりリンを添加
した多結晶シリコン膜を堆積し、異方性ドライエッチン
グを利用してパターニングすることにより、図２に示す
ように、活性領域３１，３１Ａ，３２を横断するゲート
電極配線４（活性領域３１，３１Ａ，３２上のゲート電
極をＹ方向に連結したものでワード線を兼ねている）を
形成する。フィールド絶縁膜２及びゲート電極配線４を
少なくともその一部とするマスクを用いてヒ素などのイ
オン注入を行う。ｎ型拡散層５ｂ，５ｃを形成するため
である。
に熱酸化により厚さ１０ｎｍのゲート絶縁膜（図示しな
い）を形成する。次に、減圧ＣＶＤ法によりリンを添加
した多結晶シリコン膜を堆積し、異方性ドライエッチン
グを利用してパターニングすることにより、図２に示す
ように、活性領域３１，３１Ａ，３２を横断するゲート
電極配線４（活性領域３１，３１Ａ，３２上のゲート電
極をＹ方向に連結したものでワード線を兼ねている）を
形成する。フィールド絶縁膜２及びゲート電極配線４を
少なくともその一部とするマスクを用いてヒ素などのイ
オン注入を行う。ｎ型拡散層５ｂ，５ｃを形成するため
である。
【００１７】次に、酸化シリコン膜でなる厚さ４００ｎ
ｍの酸化シリコン膜でなる第１の層間絶縁膜（図５
（ｂ）の６）を堆積し、図３に示すように、ｎ型拡散層
５ｂに達するビット線コンタクト孔７を形成し、ビット
線コンタクト孔７を介してｎ型拡散層５ｂに接続する、
ゲート電極配線４の走行方向Ｙと直交するＸ方向に走行
するビット線８１，８１Ａ，８２（タングステンシリサ
イド膜（ＷＳｉX 、ｘは約２）でなる）を形成する。ビ
ット線８１，８１Ａ及び８２はそれぞれ活性領域３１，
３１Ａ及び３２に対応し、それぞれの活性領域に形成さ
れたｎ型拡散層５ｂに接続する。
ｍの酸化シリコン膜でなる第１の層間絶縁膜（図５
（ｂ）の６）を堆積し、図３に示すように、ｎ型拡散層
５ｂに達するビット線コンタクト孔７を形成し、ビット
線コンタクト孔７を介してｎ型拡散層５ｂに接続する、
ゲート電極配線４の走行方向Ｙと直交するＸ方向に走行
するビット線８１，８１Ａ，８２（タングステンシリサ
イド膜（ＷＳｉX 、ｘは約２）でなる）を形成する。ビ
ット線８１，８１Ａ及び８２はそれぞれ活性領域３１，
３１Ａ及び３２に対応し、それぞれの活性領域に形成さ
れたｎ型拡散層５ｂに接続する。
【００１８】次に、厚さ４００ｎｍの酸化シリコン膜で
なる第２の層間絶縁膜（図５（ｂ）の９）を堆積し、図
４に示すように、キャパシタコンタクト孔（図５（ｂ）
の１０）を形成し、このキャパシタコンタクト孔１０を
介してｎ型拡散層５ｃに接続する下部電極１１（厚さ５
００ｎｍの多結晶シリコン膜でなる）を形成する。ここ
で、隣接する下部電極間の距離は、リソグラフィー上可
能な最小加工寸法より小さくする。それには、例えば、
多結晶シリコン膜を堆積し、リソグラフィー法でパター
ニングして下部電極本体を形成したのち、再び多結晶シ
リコン膜を堆積し異方性エッチングして前述の下部電極
本体の側面にのみ残すことにより可能である。
なる第２の層間絶縁膜（図５（ｂ）の９）を堆積し、図
４に示すように、キャパシタコンタクト孔（図５（ｂ）
の１０）を形成し、このキャパシタコンタクト孔１０を
介してｎ型拡散層５ｃに接続する下部電極１１（厚さ５
００ｎｍの多結晶シリコン膜でなる）を形成する。ここ
で、隣接する下部電極間の距離は、リソグラフィー上可
能な最小加工寸法より小さくする。それには、例えば、
多結晶シリコン膜を堆積し、リソグラフィー法でパター
ニングして下部電極本体を形成したのち、再び多結晶シ
リコン膜を堆積し異方性エッチングして前述の下部電極
本体の側面にのみ残すことにより可能である。
【００１９】次に、図５（ａ）、（ｂ）に示すように、
窒化シリコン膜と酸化シリコン膜の複合膜でなる厚さ５
ｎｍのキャパシタ絶縁膜１２を形成し、厚さ１００ｎｍ
の多結晶シリコン膜を堆積し、異方性ドライエッチング
を利用して０．４μｍ×２μｍのスリット１４のあるセ
ルプレート電極１３Ａを形成する。なお、スリット部の
ゲート絶縁膜も除去するのが好ましい。スリット１４
は、前述した活性領域３１Ａと３２とがＬだけはなれて
配置されている部分の上方に形成する。
窒化シリコン膜と酸化シリコン膜の複合膜でなる厚さ５
ｎｍのキャパシタ絶縁膜１２を形成し、厚さ１００ｎｍ
の多結晶シリコン膜を堆積し、異方性ドライエッチング
を利用して０．４μｍ×２μｍのスリット１４のあるセ
ルプレート電極１３Ａを形成する。なお、スリット部の
ゲート絶縁膜も除去するのが好ましい。スリット１４
は、前述した活性領域３１Ａと３２とがＬだけはなれて
配置されている部分の上方に形成する。
【００２０】次に、厚さ４００ｎｍのＢＰＳＧ膜でなる
第３の層間絶縁膜１５を形成し、ゲート電極配線に達す
る、所定のピッチ、例えば１０２４本のビット線毎に一
つ宛配列される複数のワード線コンタクト孔（図示しな
い。）等を形成し、アルミニウムなどの主ワード線（ワ
ード線は、この主ワード線とこれに接続されるゲート電
極配線とで構成される）等を形成する。次に、不活性ガ
スと水素ガスを１対１の割合で混合したガス（大気圧。
約１０5 Ｐａ。）中、４００℃、３０分の熱処理（水素
アニール）を行う。
第３の層間絶縁膜１５を形成し、ゲート電極配線に達す
る、所定のピッチ、例えば１０２４本のビット線毎に一
つ宛配列される複数のワード線コンタクト孔（図示しな
い。）等を形成し、アルミニウムなどの主ワード線（ワ
ード線は、この主ワード線とこれに接続されるゲート電
極配線とで構成される）等を形成する。次に、不活性ガ
スと水素ガスを１対１の割合で混合したガス（大気圧。
約１０5 Ｐａ。）中、４００℃、３０分の熱処理（水素
アニール）を行う。
【００２１】図６は本実施の形態における一つのセルプ
レート電極１３Ａ内のスリット１４の配列について説明
するための模式図で、長方形状のセルプレート電極１３
Ａ中央を縦断する破線に沿ってその両側近傍に交互にス
リット１４が配置される。長方形の短辺が４００μｍと
すると、任意のスリットからセルプレート電極縁端まで
の距離は２００μｍ以下になる。言い換えると、セルプ
レート電極の任意の位置と縁端又はスリットまでの距離
が半導体基板と平行方向に１００μｍ以下になる。
レート電極１３Ａ内のスリット１４の配列について説明
するための模式図で、長方形状のセルプレート電極１３
Ａ中央を縦断する破線に沿ってその両側近傍に交互にス
リット１４が配置される。長方形の短辺が４００μｍと
すると、任意のスリットからセルプレート電極縁端まで
の距離は２００μｍ以下になる。言い換えると、セルプ
レート電極の任意の位置と縁端又はスリットまでの距離
が半導体基板と平行方向に１００μｍ以下になる。
【００２２】図７は、セルプレート電極縁端からの距離
と界面準位密度との関係を示すグラフである。このグラ
フは、ｐ型のシリコンでなる半導体基板に４ｍｍ×４ｍ
ｍ程度の正方形状の活性領域を設け、その表面を厚さ１
０ｎｍの酸化シリコン膜（前述のゲート酸化膜に同じ）
を介して横断する幅５０μｍのストライプ状の電極（ゲ
ート電極配線４と同じ厚さ、材質で形成）を複数本６０
μｍ間隔で平行に配置して複数のＭＯＳキャパシタを形
成し、厚さ４００ｎｍの酸化シリコン膜でなる第１の層
間絶縁膜６，厚さ４００ｎｍの酸化シリコン膜でなる第
２の層間絶縁膜９を設け、この第２の層間絶縁膜を被覆
する多結晶ポリシリコン膜でなる４ｍｍ×４ｍｍの正方
形状膜を前述の正方形状の活性領域直上部に設け、更
に、厚さ４００ｎｍのＢＰＳＧ膜でなる第３の層間絶縁
膜１５を設け、不活性ガスと水素ガスを１対１の割合で
混合したガス（大気圧。約１０5 Ｐａ。）中、４００
℃、３０分の熱処理（水素アニール）を行ったサンプル
について、ＭＯＳキャパシタの準静的Ｃ−Ｖ特性と理想
Ｃ−Ｖ特性との差よりシリコン禁制帯中央の界面準位密
度を求めた結果をまとめたものである。横軸には、前述
の正方形状の多結晶シリコン膜をプレート電極に見立て
てそのプレート電極縁端から半導体基板表面と水平方向
に測った距離を示す。このグラフから、プレート電極縁
端から１００μｍ以上離れると界面準位密度の水素アニ
ールによる低減効果がなくなっていくことが分かる。
と界面準位密度との関係を示すグラフである。このグラ
フは、ｐ型のシリコンでなる半導体基板に４ｍｍ×４ｍ
ｍ程度の正方形状の活性領域を設け、その表面を厚さ１
０ｎｍの酸化シリコン膜（前述のゲート酸化膜に同じ）
を介して横断する幅５０μｍのストライプ状の電極（ゲ
ート電極配線４と同じ厚さ、材質で形成）を複数本６０
μｍ間隔で平行に配置して複数のＭＯＳキャパシタを形
成し、厚さ４００ｎｍの酸化シリコン膜でなる第１の層
間絶縁膜６，厚さ４００ｎｍの酸化シリコン膜でなる第
２の層間絶縁膜９を設け、この第２の層間絶縁膜を被覆
する多結晶ポリシリコン膜でなる４ｍｍ×４ｍｍの正方
形状膜を前述の正方形状の活性領域直上部に設け、更
に、厚さ４００ｎｍのＢＰＳＧ膜でなる第３の層間絶縁
膜１５を設け、不活性ガスと水素ガスを１対１の割合で
混合したガス（大気圧。約１０5 Ｐａ。）中、４００
℃、３０分の熱処理（水素アニール）を行ったサンプル
について、ＭＯＳキャパシタの準静的Ｃ−Ｖ特性と理想
Ｃ−Ｖ特性との差よりシリコン禁制帯中央の界面準位密
度を求めた結果をまとめたものである。横軸には、前述
の正方形状の多結晶シリコン膜をプレート電極に見立て
てそのプレート電極縁端から半導体基板表面と水平方向
に測った距離を示す。このグラフから、プレート電極縁
端から１００μｍ以上離れると界面準位密度の水素アニ
ールによる低減効果がなくなっていくことが分かる。
【００２３】本実施の形態においては、プレート電極に
スリットが設けられているので、単一のセルプレート電
極下にあるトランジスタ等は、プレート電極縁端又はス
リットから水平方向に１００μｍ以下のところに存在す
ることになり、水素アニールの効果は十分となる。
スリットが設けられているので、単一のセルプレート電
極下にあるトランジスタ等は、プレート電極縁端又はス
リットから水平方向に１００μｍ以下のところに存在す
ることになり、水素アニールの効果は十分となる。
【００２４】従来技術のように、メモリセル配列領域で
セルプレート電極を複数個に分割する場合、各プレート
電極の大きさは、２００μｍ×２００μｍで制限され
る。本実施の形態によりこの制限はなくなり、設計の自
由度が増す。即ち、セルプレート電極の面積を信頼性や
動作速度の観点から定まる値以下にしなくても確実に界
面準位密度の低減を達成することができる。
セルプレート電極を複数個に分割する場合、各プレート
電極の大きさは、２００μｍ×２００μｍで制限され
る。本実施の形態によりこの制限はなくなり、設計の自
由度が増す。即ち、セルプレート電極の面積を信頼性や
動作速度の観点から定まる値以下にしなくても確実に界
面準位密度の低減を達成することができる。
【００２５】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００２６】先ず、図８に示すように、ｐ型のシリコン
でなる半導体基板１の表面にフィールド酸化膜２Ａ等の
素子分離領域を選択的に形成して凸字形の活性領域３を
区画する。複数の活性領域３が規則的に千鳥状に配置さ
れてアレイ状となる。
でなる半導体基板１の表面にフィールド酸化膜２Ａ等の
素子分離領域を選択的に形成して凸字形の活性領域３を
区画する。複数の活性領域３が規則的に千鳥状に配置さ
れてアレイ状となる。
【００２７】次に、活性領域３の表面に熱酸化により厚
さ１０ｎｍのゲート絶縁膜（図示しない）を形成する。
次に、減圧ＣＶＤ法によりリンを添加した多結晶シリコ
ン膜を堆積し、異方性ドライエッチングを利用してパタ
ーニングすることにより活性領域３を横断するゲート電
極配線４（活性領域３上のゲート電極をＹ方向に連結し
たものでワード線を兼ねている）を形成する。フィール
ド絶縁膜２Ａ及びゲート電極配線４を少なくともその一
部とするマスクを用いてヒ素などのイオン注入を行う。
ｎ型拡散層５Ａｂ，５Ａｃを形成するためである。
さ１０ｎｍのゲート絶縁膜（図示しない）を形成する。
次に、減圧ＣＶＤ法によりリンを添加した多結晶シリコ
ン膜を堆積し、異方性ドライエッチングを利用してパタ
ーニングすることにより活性領域３を横断するゲート電
極配線４（活性領域３上のゲート電極をＹ方向に連結し
たものでワード線を兼ねている）を形成する。フィール
ド絶縁膜２Ａ及びゲート電極配線４を少なくともその一
部とするマスクを用いてヒ素などのイオン注入を行う。
ｎ型拡散層５Ａｂ，５Ａｃを形成するためである。
【００２８】次に、酸化シリコン膜でなる厚さ４００ｎ
ｍの第１の層間絶縁膜（図１１（ｂ）の６）を堆積し、
図９に示すように、ｎ型拡散層５Ａｂに達するビット線
コンタクト孔７を形成し、ビット線コンタクト孔７を介
してｎ型拡散層５Ａｂに接続する、ゲート電極配線４の
走行方向Ｙと直交するＸ方向に走行するビット線８（タ
ングステンシリサイド膜（ＷＳｉX 、ｘは約２）でな
る）を形成する。
ｍの第１の層間絶縁膜（図１１（ｂ）の６）を堆積し、
図９に示すように、ｎ型拡散層５Ａｂに達するビット線
コンタクト孔７を形成し、ビット線コンタクト孔７を介
してｎ型拡散層５Ａｂに接続する、ゲート電極配線４の
走行方向Ｙと直交するＸ方向に走行するビット線８（タ
ングステンシリサイド膜（ＷＳｉX 、ｘは約２）でな
る）を形成する。
【００２９】次に、厚さ４００ｎｍの酸化シリコン膜で
なる第２の層間絶縁膜（図１１（ｂ）の９）を堆積し、
キャパシタコンタクト孔（図１１（ｂ）の１０Ａ）を形
成する。このキャパシタコンタクト孔１０Ａは、原則と
して各活性領域あたり二つ形成するが、特定のｎ型拡散
層５Ａｃ１上には形成しない。後述するスリットを設け
るためである。次に、図１０に示すように、このキャパ
シタコンタクト孔１０Ａを介してｎ型拡散層５Ａｃに接
続する下部電極１１（厚さ５００ｎｍの多結晶シリコン
膜でなる）を形成する。下部電極１１は、ｎ型拡散層５
Ａｃ１上には形成しない。ここで、隣接する下部電極間
の距離は、リソグラフィー上可能な最小加工寸法より小
さくする。それには、例えば、多結晶シリコン膜を堆積
し、リソグラフィー法でパターニングして下部電極本体
を形成したのち、再び多結晶シリコン膜を堆積し異方性
エッチングして前述の下部電極本体の側面にのみ残すこ
とにより可能である。
なる第２の層間絶縁膜（図１１（ｂ）の９）を堆積し、
キャパシタコンタクト孔（図１１（ｂ）の１０Ａ）を形
成する。このキャパシタコンタクト孔１０Ａは、原則と
して各活性領域あたり二つ形成するが、特定のｎ型拡散
層５Ａｃ１上には形成しない。後述するスリットを設け
るためである。次に、図１０に示すように、このキャパ
シタコンタクト孔１０Ａを介してｎ型拡散層５Ａｃに接
続する下部電極１１（厚さ５００ｎｍの多結晶シリコン
膜でなる）を形成する。下部電極１１は、ｎ型拡散層５
Ａｃ１上には形成しない。ここで、隣接する下部電極間
の距離は、リソグラフィー上可能な最小加工寸法より小
さくする。それには、例えば、多結晶シリコン膜を堆積
し、リソグラフィー法でパターニングして下部電極本体
を形成したのち、再び多結晶シリコン膜を堆積し異方性
エッチングして前述の下部電極本体の側面にのみ残すこ
とにより可能である。
【００３０】次に、図１１（ａ）、（ｂ）に示すよう
に、Ｔａ2 Ｏ5 膜でなる厚さ５ｎｍのキャパシタ絶縁膜
１２Ａを形成し、窒化チタン膜とタングステンシリサイ
ド膜の積層膜を形成し、異方性ドライエッチングを利用
して０．４μｍ×２μｍのスリット１４Ａのあるセルプ
レート電極１３Ｂを形成する。なお、スリット部のゲー
ト絶縁膜も除去するのが好ましい。スリット１４Ａは、
前述したｎ型活性層５Ａｃ１の上方に形成する。
に、Ｔａ2 Ｏ5 膜でなる厚さ５ｎｍのキャパシタ絶縁膜
１２Ａを形成し、窒化チタン膜とタングステンシリサイ
ド膜の積層膜を形成し、異方性ドライエッチングを利用
して０．４μｍ×２μｍのスリット１４Ａのあるセルプ
レート電極１３Ｂを形成する。なお、スリット部のゲー
ト絶縁膜も除去するのが好ましい。スリット１４Ａは、
前述したｎ型活性層５Ａｃ１の上方に形成する。
【００３１】次に、厚さ４００ｎｍのＢＰＳＧ膜でなる
第３の層間絶縁膜１５を形成し、ゲート電極配線に達す
る、所定のピッチ、例えば１０２４本のビット線毎に一
つ宛配列される複数のワード線コンタクト孔（図示しな
い。）等を形成し、アルミニウムなどの主ワード線（ワ
ード線は、この主ワード線とこれに接続されるゲート電
極配線とで構成される）等を形成する。次に、不活性ガ
スと水素ガスを１対１の割合で混合したガス（大気圧。
約１０5 Ｐａ。）中、４００℃、３０分の熱処理（水素
アニール）を行う。
第３の層間絶縁膜１５を形成し、ゲート電極配線に達す
る、所定のピッチ、例えば１０２４本のビット線毎に一
つ宛配列される複数のワード線コンタクト孔（図示しな
い。）等を形成し、アルミニウムなどの主ワード線（ワ
ード線は、この主ワード線とこれに接続されるゲート電
極配線とで構成される）等を形成する。次に、不活性ガ
スと水素ガスを１対１の割合で混合したガス（大気圧。
約１０5 Ｐａ。）中、４００℃、３０分の熱処理（水素
アニール）を行う。
【００３２】図１２は本実施の形態における一つのセル
プレート電極１３Ｂ内のスリット１４Ａの配列について
説明するための模式図で、長方形状のセルプレート電極
１３Ｂに複数のスリット１４Ａが、セルプレート電極の
任意の位置と縁端又はスリットまでの距離が半導体基板
と平行方向に１００μｍ以下になるよう２次元的に分散
して配置される。セルプレート電極の長辺と平行方向に
走行してビット線を設け、選択されたビット線上にスリ
ットを配置する。
プレート電極１３Ｂ内のスリット１４Ａの配列について
説明するための模式図で、長方形状のセルプレート電極
１３Ｂに複数のスリット１４Ａが、セルプレート電極の
任意の位置と縁端又はスリットまでの距離が半導体基板
と平行方向に１００μｍ以下になるよう２次元的に分散
して配置される。セルプレート電極の長辺と平行方向に
走行してビット線を設け、選択されたビット線上にスリ
ットを配置する。
【００３３】第１の実施の形態と同様に、セルプレート
電極下の界面準位密度を少なくできる。又、設計の自由
度が増す。
電極下の界面準位密度を少なくできる。又、設計の自由
度が増す。
【００３４】第２の実施に形態では、スリット１４Ａが
設けられているところには、キャパシタが存在しないの
で、選択されたビット線には規則的にビット欠けがある
ことになる。このビット欠けは、冗長回路を設けること
によって救済される。この実施に形態は、冗長回路付き
のＤＲＡＭに好適である。
設けられているところには、キャパシタが存在しないの
で、選択されたビット線には規則的にビット欠けがある
ことになる。このビット欠けは、冗長回路を設けること
によって救済される。この実施に形態は、冗長回路付き
のＤＲＡＭに好適である。
【００３５】多結晶シリコン膜、金属膜及び合金膜は何
れも水素の拡散若しくは透過を阻害するので、セルプレ
ート電極の材料は、これらの何れであっても、本発明を
適用することができる。
れも水素の拡散若しくは透過を阻害するので、セルプレ
ート電極の材料は、これらの何れであっても、本発明を
適用することができる。
【００３６】また、長方形状のスリットの代わりに任意
形状の穴を設けても好い。
形状の穴を設けても好い。
【００３７】
【発明の効果】以上説明したように、本発明は、ＣＯＢ
型ＤＲＡＭ半導体装置のセルプレート電極に穴またはス
リットを設けることにより、製造工程中における水素ア
ニール時に、セルプレート電極による水素の拡散阻害が
緩和され、半導体基板の界面準位密度の低減不足を補償
できる効果がある。
型ＤＲＡＭ半導体装置のセルプレート電極に穴またはス
リットを設けることにより、製造工程中における水素ア
ニール時に、セルプレート電極による水素の拡散阻害が
緩和され、半導体基板の界面準位密度の低減不足を補償
できる効果がある。
【図１】本発明の第１の実施の形態について説明するた
めの平面図。
めの平面図。
【図２】図１に続いて示す平面図。
【図３】図２に続いて示す平面図。
【図４】図３に続いて示す平面図。
【図５】図４に続いて示す平面図（図５（ａ））及び図
５（ａ）のＹ−Ｙ線断面図（図５（ｂ））。
５（ａ）のＹ−Ｙ線断面図（図５（ｂ））。
【図６】第１の実施の形態における一つのセルプレート
電極１３Ａ内のスリット１４の配列について説明するた
めの模式図。
電極１３Ａ内のスリット１４の配列について説明するた
めの模式図。
【図７】セルプレート電極縁端からの距離と界面準位密
度との関係を示すグラフ。
度との関係を示すグラフ。
【図８】本発明の第２の実施の形態について説明するた
めの平面図。
めの平面図。
【図９】図８に続いて示す平面図。
【図１０】図９に続いて示す平面図。
【図１１】図１０に続いて示す平面図（図１１（ａ））
及び図１１（ａ）のＹ−Ｙ線断面図（図１１（ｂ））。
及び図１１（ａ）のＹ−Ｙ線断面図（図１１（ｂ））。
【図１２】第２実施の形態における一つのセルプレート
電極１３Ｂ内のスリット１４Ａの配列について説明する
ための模式図
電極１３Ｂ内のスリット１４Ａの配列について説明する
ための模式図
【図１３】従来のＣＯＢ型ＤＲＡＭ半導体装置を示す平
面図（図１３（ａ））及び図１３（ａ）のＹ−Ｙ線断面
図（図１３（ｂ））。
面図（図１３（ａ））及び図１３（ａ）のＹ−Ｙ線断面
図（図１３（ｂ））。
１ 半導体基板 ２，２Ａ フィールド酸化膜 ３，３１Ａ，３２ 活性領域 ４ ゲート電極配線 ５ｂ，５Ａｂ，５ｃ，５Ａｃ，５Ａｃ１ ｎ型拡散層 ６ 第１の層間絶縁膜 ７ ビット線コンタクト孔 ８，８１，８１Ａ，８２ ビット線 ９ 第２の層間絶縁膜 １０，１０Ａ キャパシタコンタクト孔 １１ 下部電極 １２，１２Ａ キャパシタ絶縁膜 １３，１３Ａ，１３Ｂ セルプレート電極 １４，１４Ａ スリット １５ 第３の層間絶縁膜
Claims (5)
- 【請求項１】 半導体基板上の第１の絶縁膜を選択的に
被覆するビット線と、前記第１の絶縁膜上に形成された
第２の絶縁膜と、前記第２の絶縁膜を選択的に被覆する
下部電極及び前記下部電極をキャパシタ絶縁膜を介して
被覆する上部電極を有する複数のキャパシタが前記上部
電極を連結して配置されたセルアレイとを有し、前記上
部電極を連結したセルプレート電極に穴又はスリットが
設けられていることを特徴とするＣＯＢ型ＤＲＡＭ半導
体装置。 - 【請求項２】 穴またはスリット直下部に下部電極が設
けられていない請求項１記載のＣＯＢ型ＤＲＡＭ半導体
装置。 - 【請求項３】 セルプレート電極が多結晶シリコン膜、
金属膜又は合金膜でなる請求項１又は２記載のＣＯＢ型
ＤＲＡＭ半導体装置。 - 【請求項４】 セルプレート電極の任意の位置と前記セ
ルプレート電極の縁端及び穴又はスリットとの距離が半
導体基板表面と平行方向に１００μｍを越えない請求項
１，２又は３記載のＣＯＢ型ＤＲＡＭ半導体装置。 - 【請求項５】 半導体基板上にトランジスタを形成し、
第１の絶縁膜を形成し、前記第１の絶縁膜を選択的に被
覆して前記トランジスタに接続されるビット線を形成す
る工程と、前記第１の絶縁膜上に第２の絶縁膜を形成
し、前記第２の絶縁膜を選択的に被覆して複数の下部電
極をアレイ状に配置して形成し、前記下部電極を被覆し
てキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜を
被覆する上部電極を複数個連結した導電膜に穴またはス
リットを設けてなるセルプレート電極を形成する工程
と、前記セルプレート電極を形成したのち水素雰囲気中
で熱処理を行う工程とを有することを特徴とするＣＯＢ
型ＤＲＡＭ半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35031097A JP3144367B2 (ja) | 1997-12-19 | 1997-12-19 | Ｃｏｂ型ｄｒａｍ半導体装置及びその製造方法 |
| US09/210,897 US6337514B1 (en) | 1997-12-19 | 1998-12-16 | Semiconductor integrated circuit device effectively decreased in surface state regardless of non-permeable layer for chemical species against surface state and process for fabricating thereof |
| KR1019980056245A KR100338274B1 (ko) | 1997-12-19 | 1998-12-18 | 계면준위에대항하는화학종에대한비침투성층에무관하게계면준위가효과적으로감소된반도체집적회로장치및그제조방법 |
| CNB981256821A CN1144291C (zh) | 1997-12-19 | 1998-12-21 | 半导体集成电路器件以及制造该器件的方法 |
| US09/988,787 US20020047211A1 (en) | 1997-12-19 | 2001-11-20 | Semiconductor integrated circuit device effectively decreased in surface state regardless of non-permeable layer for chemical species against surface state and process for fabricating thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35031097A JP3144367B2 (ja) | 1997-12-19 | 1997-12-19 | Ｃｏｂ型ｄｒａｍ半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=18409630
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35031097A Expired - Fee Related JP3144367B2 (ja) | 1997-12-19 | 1997-12-19 | Ｃｏｂ型ｄｒａｍ半導体装置及びその製造方法 |
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| Country | Link |
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| KR (1) | KR100338274B1 (ja) |
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| KR100676200B1 (ko) * | 2004-12-14 | 2007-01-30 | 삼성전자주식회사 | 노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법 |
| KR100653715B1 (ko) | 2005-06-17 | 2006-12-05 | 삼성전자주식회사 | 적어도 하나의 개구부를 갖는 최상부 금속층을 구비하는반도체 소자들 및 그 제조방법들 |
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| DE3915384C2 (de) | 1989-05-11 | 1994-05-11 | Dornier Medizintechnik | Ortungskinematik für einen Lithotripter |
| JP2530499B2 (ja) | 1989-09-18 | 1996-09-04 | 松下電子工業株式会社 | 半導体メモリ装置 |
| JPH03133172A (ja) | 1989-10-18 | 1991-06-06 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH04105359A (ja) | 1990-08-23 | 1992-04-07 | Sony Corp | 大ゲート面積ｍｏｓトランジスタ |
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| JPH05110031A (ja) | 1991-10-16 | 1993-04-30 | Sony Corp | ダイナミツクｒａｍ |
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| KR960005761A (ko) * | 1994-07-27 | 1996-02-23 | 이데이 노부유끼 | 반도체장치 |
| JP3184771B2 (ja) * | 1995-09-14 | 2001-07-09 | キヤノン株式会社 | アクティブマトリックス液晶表示装置 |
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