JPS602778B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS602778B2 JPS602778B2 JP56172788A JP17278881A JPS602778B2 JP S602778 B2 JPS602778 B2 JP S602778B2 JP 56172788 A JP56172788 A JP 56172788A JP 17278881 A JP17278881 A JP 17278881A JP S602778 B2 JPS602778 B2 JP S602778B2
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- JP
- Japan
- Prior art keywords
- rom
- integrated circuit
- nitride film
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、ＭＮＯＳ構造の半導体集積回路装置（以下
ＩＣという）の改良に関するものである。
ＩＣという）の改良に関するものである。
従来のＭＮＯＳ構造の金属膜ゲートＣＭＯＳＩＣのＲＯ
Ｍ（謙出専用メモリ）部につき、第１図、第２図を参照
して説明する。第１図、第２図において、１はＮ型半導
体基体、、はＰ‐ウェル拡散層、３はフィールド酸化膜
、４はゲート領域、５はゲート酸化膜、６はＮ＋型ソー
ス拡散領域、７はＮ十型ドレィン拡散領域、８はＰ＋型
チャネルストッバ領域、９はソース拡散層コンタクトホ
ール、１０はドレイン拡散層コンタクトホール、１１は
イオン汚染を防ぐための窒化膜、１２はアルミニウム膜
などの金属膜からなる電極配線である。そして、第１図
の×（左右）方向にライン状に延びる前記ソースおよび
ドレィン拡散領域６および７と、大部分がＹ（上下）方
向にライン状に延びる電極配線１２との立体交差部に前
記ゲート領域４を形成することによりＲＯＭを構成して
いる。前記ＲＯＭの書込みは、ゲート形リングラフィ時
にマスクによって書込むマスク書込み方式と、ゲートを
全ビット形成した後にイオンィンプランテーションなど
により、不必要なゲート部の不純物を高濃度にするイオ
ンインプランテーション書込み方式などがある。０ ま
た、ＩＣの大規模化に伴い、ＲＯＭ容量も大きくなり、
ＲＯＭ部面積が大きくなる。
Ｍ（謙出専用メモリ）部につき、第１図、第２図を参照
して説明する。第１図、第２図において、１はＮ型半導
体基体、、はＰ‐ウェル拡散層、３はフィールド酸化膜
、４はゲート領域、５はゲート酸化膜、６はＮ＋型ソー
ス拡散領域、７はＮ十型ドレィン拡散領域、８はＰ＋型
チャネルストッバ領域、９はソース拡散層コンタクトホ
ール、１０はドレイン拡散層コンタクトホール、１１は
イオン汚染を防ぐための窒化膜、１２はアルミニウム膜
などの金属膜からなる電極配線である。そして、第１図
の×（左右）方向にライン状に延びる前記ソースおよび
ドレィン拡散領域６および７と、大部分がＹ（上下）方
向にライン状に延びる電極配線１２との立体交差部に前
記ゲート領域４を形成することによりＲＯＭを構成して
いる。前記ＲＯＭの書込みは、ゲート形リングラフィ時
にマスクによって書込むマスク書込み方式と、ゲートを
全ビット形成した後にイオンィンプランテーションなど
により、不必要なゲート部の不純物を高濃度にするイオ
ンインプランテーション書込み方式などがある。０ ま
た、ＩＣの大規模化に伴い、ＲＯＭ容量も大きくなり、
ＲＯＭ部面積が大きくなる。
ＭＮＯＳ構造のＩＣにおいて、ＲＯＭ部面積が大きくな
ると、ＲＯＭ周辺部と中央部とで、ゲートしきい値ＶＴ
と相互コンダクタンスｇｍの値が異なってくる。つ夕ま
り、Ｖ．値、ｇｍ値がＲＯＭ周辺部ではＲＯＭ以外の領
域の値と一致するが、ＲＯＭ周辺部からの距離が６００
〜８００〃を越えた中央領域でのＶＴ値、母ｍ値は一般
に周辺部より小さくなる。この原因は、ＭＯＳトランジ
スタのゲート酸化膜と半導体領域ひとの界面において配
線金属膜の蒸着時に電子ビームまたはスパッタによるダ
メージを受けて特性が変化するためである。前記ダメー
ジは、その後の工程で水素日２を含む雰囲気で熱処理を
することにより除去している。すなわち、前記熱処理に
より、窒化膜はこれの性質から水素イオンを通しにくい
が、窒化膜のないコンタクトホールなどから水素イオン
が入り込んで、特性を回復し、コンタクト周辺のＶＴ，
ｇｍを安定にしていると考えられる。したがって、前述
した構成の第１図、第２図のＲＯＭ部は、窒化膿にコン
タクトホールなどの穴をあげる部分がない領域が大面積
である場合には、水素イオンによるアニールができない
部分が発生し、このためにＲＯＭ中央部のＶＴ，ｇｍ値
が周辺部と異なり、ＩＣの電源電圧変動マージンが低下
するという欠点があった。この発明は、窒化膜にコンタ
クトホールなどの穴をあげる部分がない領域に、電気的
端子取出しとは関係のないダミーコンタクトを設けて穴
をあげるなどにより、前記領域の少なくとも一部の窒化
膜を除去して、前述した従来のものの欠点を解消できる
、半導体集積回路装置を提供することを目的としている
。
ると、ＲＯＭ周辺部と中央部とで、ゲートしきい値ＶＴ
と相互コンダクタンスｇｍの値が異なってくる。つ夕ま
り、Ｖ．値、ｇｍ値がＲＯＭ周辺部ではＲＯＭ以外の領
域の値と一致するが、ＲＯＭ周辺部からの距離が６００
〜８００〃を越えた中央領域でのＶＴ値、母ｍ値は一般
に周辺部より小さくなる。この原因は、ＭＯＳトランジ
スタのゲート酸化膜と半導体領域ひとの界面において配
線金属膜の蒸着時に電子ビームまたはスパッタによるダ
メージを受けて特性が変化するためである。前記ダメー
ジは、その後の工程で水素日２を含む雰囲気で熱処理を
することにより除去している。すなわち、前記熱処理に
より、窒化膜はこれの性質から水素イオンを通しにくい
が、窒化膜のないコンタクトホールなどから水素イオン
が入り込んで、特性を回復し、コンタクト周辺のＶＴ，
ｇｍを安定にしていると考えられる。したがって、前述
した構成の第１図、第２図のＲＯＭ部は、窒化膿にコン
タクトホールなどの穴をあげる部分がない領域が大面積
である場合には、水素イオンによるアニールができない
部分が発生し、このためにＲＯＭ中央部のＶＴ，ｇｍ値
が周辺部と異なり、ＩＣの電源電圧変動マージンが低下
するという欠点があった。この発明は、窒化膜にコンタ
クトホールなどの穴をあげる部分がない領域に、電気的
端子取出しとは関係のないダミーコンタクトを設けて穴
をあげるなどにより、前記領域の少なくとも一部の窒化
膜を除去して、前述した従来のものの欠点を解消できる
、半導体集積回路装置を提供することを目的としている
。
以下、この発明の実施例につき図を参照して説明する。
第３図、第４図はこの発明の第１実施例によるＭＮＯＳ
構造の金属膜ゲートＣＭＯＳＩＣのＲＯＭ部を示す。第
３図、第４図において、２１はＮ型半導体基体、２２は
Ｎ型半導体基体２１の表面部に形成したＰ‐ウェル拡散
層、２３はこの拡散層２２の表面を覆うフィールド酸化
膜、２４はゲート領域、２５はＮ＋型ソース拡散領域、
２６はＮ＋型ドレィン拡散領域であり、前記ソースおよ
びドレィン拡散領域２５および２６は第３図のＸ（左右
）方向にライン状に延びている。２７はソースおよびド
レィン拡散領域２５および２６間に設けたＰ＋型チャネ
ルストッパ拡散領域、２８はソース拡散コンタクトホー
ル、２９はドレィン拡散コンタクトホール、３川まフィ
ールド酸化膜２３の表面を覆うイオン汚染防止用の窒化
膿であり、前記コンタクトホール２８，２９は窒化膜３
０上からフィールド酸化膜２３の下面に達している。
構造の金属膜ゲートＣＭＯＳＩＣのＲＯＭ部を示す。第
３図、第４図において、２１はＮ型半導体基体、２２は
Ｎ型半導体基体２１の表面部に形成したＰ‐ウェル拡散
層、２３はこの拡散層２２の表面を覆うフィールド酸化
膜、２４はゲート領域、２５はＮ＋型ソース拡散領域、
２６はＮ＋型ドレィン拡散領域であり、前記ソースおよ
びドレィン拡散領域２５および２６は第３図のＸ（左右
）方向にライン状に延びている。２７はソースおよびド
レィン拡散領域２５および２６間に設けたＰ＋型チャネ
ルストッパ拡散領域、２８はソース拡散コンタクトホー
ル、２９はドレィン拡散コンタクトホール、３川まフィ
ールド酸化膜２３の表面を覆うイオン汚染防止用の窒化
膿であり、前記コンタクトホール２８，２９は窒化膜３
０上からフィールド酸化膜２３の下面に達している。
３１はアルミニウム膜などの金属膜からなる電極配線で
あり、大部分が第３図のＹ（上下）方向にライン状に延
びている。
あり、大部分が第３図のＹ（上下）方向にライン状に延
びている。
なお、以上のように構成されたＲＯＭ部は第１図、第２
図に示すものと同様であるが、第３図、第４図にはゲー
ト酸化膜を図示してない。３２はＲＯＭ部の周辺に配穀
された拡散層のコンタクトであり、電極配線３１のソー
ス拡散層コンタクトホール２８、ドレィン拡散層コンタ
クトホール２９部およびゲート電極ラインに接続されて
いる。
図に示すものと同様であるが、第３図、第４図にはゲー
ト酸化膜を図示してない。３２はＲＯＭ部の周辺に配穀
された拡散層のコンタクトであり、電極配線３１のソー
ス拡散層コンタクトホール２８、ドレィン拡散層コンタ
クトホール２９部およびゲート電極ラインに接続されて
いる。
そして、この第１実施例では、ＲＯＭ中央領域に、電機
的端子取出しとは関係のないダミーコンタクト３３を形
成することにより、窒化膿３川こ穴が形成してある。
的端子取出しとは関係のないダミーコンタクト３３を形
成することにより、窒化膿３川こ穴が形成してある。
さらに、前述のようなＲＯＭ部を形成した後の滴時に水
素を含む雰囲気で熱処理を行ったものである。以上のよ
うに構成された第１実施例のＩＣは、ＲＯＭ部の周辺に
は拡散層のコンタクト３２が配設されているため、ＲＯ
Ｍ周辺から６００〜８００山程内側のＭＯＳトランジス
タまでは特性が安定している。
素を含む雰囲気で熱処理を行ったものである。以上のよ
うに構成された第１実施例のＩＣは、ＲＯＭ部の周辺に
は拡散層のコンタクト３２が配設されているため、ＲＯ
Ｍ周辺から６００〜８００山程内側のＭＯＳトランジス
タまでは特性が安定している。
また、従来のものはしＲＯＭ部の一辺が１２００ム以上
の場合には、ＲＯＭ周辺からの水素イオンのアニールを
施しても、ＶＴ，母ｍが異なったＭＯＳトランジスタの
領域ができてしまうが、第１実施例のものは、ＲＯＭ中
央領域に１個のダミーコンタクト３３を設けたもので、
この部分から前記熱処理によって水素が入り込み、一辺
が１２００仏〜２４００Ａの大きさのＲＯＭを内蔵して
いるＩＣにおいて、ＲＯＭ全領域の特性を均一にできる
。また、ダミーコンタクト３３はＰ−ウェル拡散層のグ
ラウンド電位をより均一にするために金属配線３１によ
りグラウンド端子に拙線することができる。そして、ダ
ミーコンタクトは、ＲＯＭの面積が若干が大きくなるだ
けで、ＩＣ製造時における工程の追加を行うことなく、
簡単に行える。なお、ＲＯＭの一辺が２４００ム以上の
ＩＣの場合には、１２００叫こ１個の割合で複数個のダ
ミーコンタクトを設ければよい。以上説明したように、
この発明の第１実施例では、ＩＣのＲＯＭ部のように窒
化膜で覆われた領域が大面積になる場合に、１２００仏
などの適切な間隔でダミーコンタクトを入れて窒化膿に
穴をあげ、窒化膿がない部分を設けたので、ダミーコン
タクトのコンタクトホールから水素アニール時に水素イ
オンが入り込み、コンタクトホール周辺部のＭＯＳトラ
ンジスタのＶ，，ｇｍを安定な状態にすることができる
。
の場合には、ＲＯＭ周辺からの水素イオンのアニールを
施しても、ＶＴ，母ｍが異なったＭＯＳトランジスタの
領域ができてしまうが、第１実施例のものは、ＲＯＭ中
央領域に１個のダミーコンタクト３３を設けたもので、
この部分から前記熱処理によって水素が入り込み、一辺
が１２００仏〜２４００Ａの大きさのＲＯＭを内蔵して
いるＩＣにおいて、ＲＯＭ全領域の特性を均一にできる
。また、ダミーコンタクト３３はＰ−ウェル拡散層のグ
ラウンド電位をより均一にするために金属配線３１によ
りグラウンド端子に拙線することができる。そして、ダ
ミーコンタクトは、ＲＯＭの面積が若干が大きくなるだ
けで、ＩＣ製造時における工程の追加を行うことなく、
簡単に行える。なお、ＲＯＭの一辺が２４００ム以上の
ＩＣの場合には、１２００叫こ１個の割合で複数個のダ
ミーコンタクトを設ければよい。以上説明したように、
この発明の第１実施例では、ＩＣのＲＯＭ部のように窒
化膜で覆われた領域が大面積になる場合に、１２００仏
などの適切な間隔でダミーコンタクトを入れて窒化膿に
穴をあげ、窒化膿がない部分を設けたので、ダミーコン
タクトのコンタクトホールから水素アニール時に水素イ
オンが入り込み、コンタクトホール周辺部のＭＯＳトラ
ンジスタのＶ，，ｇｍを安定な状態にすることができる
。
そして、ダミーコンタクトは、個数の多い方がＲＯＭ全
体のＶＴ，ｇｍ値が均一なるが、集積度が低下するので
、コンタクトホールからの水素アニールの効果がなくな
る長さの２倍弱のピッチで挿入するのが最適であり、大
容量のＲＯＭ全額城にわたり、ＶＴ，ｇｍ値を均一にで
き、動作の安定性および信頼性の向上をはかることがで
きる。第５図、第６図はこの発明の第２実施例によるＲ
ＯＭ部を示す。
体のＶＴ，ｇｍ値が均一なるが、集積度が低下するので
、コンタクトホールからの水素アニールの効果がなくな
る長さの２倍弱のピッチで挿入するのが最適であり、大
容量のＲＯＭ全額城にわたり、ＶＴ，ｇｍ値を均一にで
き、動作の安定性および信頼性の向上をはかることがで
きる。第５図、第６図はこの発明の第２実施例によるＲ
ＯＭ部を示す。
この実施例ではダミーコンタクトを設ける代りに、ＲＯ
Ｍ中央領域４１以外の部分をホトレジストなどでカバレ
ージし、配線金属をマスクとして、金属配線３１間の部
分の窒化膿３０だけを除去して、これにフィールド酸化
膜２３に達する穴４２を作ったものである。なお、第２
実施例の前述した以外の構成は、第１実施例のものとほ
ぼ同様であるから、第５図、第６図中の第３図、第４図
と対応する部分に第３図、第４図の符号と同符号をつけ
て説明を省略する。そして、第２実施例のＩＣは前述し
た第１実施例のものと同様な効果が、集積度を低下させ
ることなく得られる。なお、この発明は、ＲＯＭ中央領
域の窒化膜の全部を除去するようにしてもよい。
Ｍ中央領域４１以外の部分をホトレジストなどでカバレ
ージし、配線金属をマスクとして、金属配線３１間の部
分の窒化膿３０だけを除去して、これにフィールド酸化
膜２３に達する穴４２を作ったものである。なお、第２
実施例の前述した以外の構成は、第１実施例のものとほ
ぼ同様であるから、第５図、第６図中の第３図、第４図
と対応する部分に第３図、第４図の符号と同符号をつけ
て説明を省略する。そして、第２実施例のＩＣは前述し
た第１実施例のものと同様な効果が、集積度を低下させ
ることなく得られる。なお、この発明は、ＲＯＭ中央領
域の窒化膜の全部を除去するようにしてもよい。
前述したように、この発明によるＭＮＯＳ構造のＩＣは
、窒化膜のコンタクトホールなどの穴をあげる部分がな
い領域の少なくとも一部の室化膜を除去してあることに
より、大容量のものでも、動作の安定性および信頼性を
向上させることができる効果があり、マイクロコンピュ
ータ、時計、計側器などに用いるＩＣに利用してとくに
有効である。
、窒化膜のコンタクトホールなどの穴をあげる部分がな
い領域の少なくとも一部の室化膜を除去してあることに
より、大容量のものでも、動作の安定性および信頼性を
向上させることができる効果があり、マイクロコンピュ
ータ、時計、計側器などに用いるＩＣに利用してとくに
有効である。
第１図は従来例のＭＮＯＳ構造の金属膜ゲートＣＭＯＳ
ＩＣのＲＯＭ部を示す平面図、第２図は第１図のローロ
線部の断面図、第３図はこの発明の一実施例によるＩＣ
のＲＯＭ部を示す平面図、第４図は第３図のＷ−Ｗ線部
の断面図、第５図はこの発明の他の実施例によるＩＣの
ＲＯＭ部を示す平面図、第６図は第５図のＷ−の線部の
断面図である。 １，２１・・・Ｎ型半導体基体、２，２２・・・Ｐ‐ウ
ェル拡散層、３，２３・・・フィールド酸化膜、４，２
４・・・ゲート領域、５・・・ゲート酸化膜、６，２５
・・・Ｎ＋型ソース拡散領域、７，２６・・・Ｎ＋型ド
レィン拡散領域、８，２７・・・Ｐ十型チャネルストッ
パ拡散領域、９，２８・・・ソース拡散層コンタクトホ
ール、１０，２９・・・ドレィン拡散層コンタクトホー
ル、１１，３０・・・室化膿、１２，３１・・・電極配
線、３２・・・拡散層コンタクト、３３・・・ダミーコ
ンタクト、４１・・・ＲＯＭ中央領域、４２・・・穴。 第２図第１図 第８図 第４図 第５図 第６図
ＩＣのＲＯＭ部を示す平面図、第２図は第１図のローロ
線部の断面図、第３図はこの発明の一実施例によるＩＣ
のＲＯＭ部を示す平面図、第４図は第３図のＷ−Ｗ線部
の断面図、第５図はこの発明の他の実施例によるＩＣの
ＲＯＭ部を示す平面図、第６図は第５図のＷ−の線部の
断面図である。 １，２１・・・Ｎ型半導体基体、２，２２・・・Ｐ‐ウ
ェル拡散層、３，２３・・・フィールド酸化膜、４，２
４・・・ゲート領域、５・・・ゲート酸化膜、６，２５
・・・Ｎ＋型ソース拡散領域、７，２６・・・Ｎ＋型ド
レィン拡散領域、８，２７・・・Ｐ十型チャネルストッ
パ拡散領域、９，２８・・・ソース拡散層コンタクトホ
ール、１０，２９・・・ドレィン拡散層コンタクトホー
ル、１１，３０・・・室化膿、１２，３１・・・電極配
線、３２・・・拡散層コンタクト、３３・・・ダミーコ
ンタクト、４１・・・ＲＯＭ中央領域、４２・・・穴。 第２図第１図 第８図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １ ＭＮＯＳ構造の半導体集積回路装置において、窒化
膜にコンタクトホールなどの穴をあける部分がない領域
の少なくとも一部の窒化膜を除去してあることを特徴と
する半導体集積回路装置。 ２ 電気的端子取出しとは関係のないダミーコンタクト
を設けて穴をあけることにより、一部の窒化膜を除去し
てある特許請求の範囲第１項記載の半導体集積回路装置
。 ３ 配線金属をマスクとして窒化膜を除去した特許請求
の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172788A JPS602778B2 (ja) | 1981-10-30 | 1981-10-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172788A JPS602778B2 (ja) | 1981-10-30 | 1981-10-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875866A JPS5875866A (ja) | 1983-05-07 |
| JPS602778B2 true JPS602778B2 (ja) | 1985-01-23 |
Family
ID=15948361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172788A Expired JPS602778B2 (ja) | 1981-10-30 | 1981-10-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS602778B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131568A (ja) * | 1986-11-21 | 1988-06-03 | Toshiba Corp | 半導体メモリ装置 |
| JP3144367B2 (ja) | 1997-12-19 | 2001-03-12 | 日本電気株式会社 | Ｃｏｂ型ｄｒａｍ半導体装置及びその製造方法 |
-
1981
- 1981-10-30 JP JP56172788A patent/JPS602778B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5875866A (ja) | 1983-05-07 |
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