JP3144807B2 - アクセス回数演算回路 - Google Patents
アクセス回数演算回路Info
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Description
【０００１】
【産業上の利用分野】この発明はビットマップメモリに
データを書き込む際のアクセス回数を算出すアクセス回
数演算回路に関する。
データを書き込む際のアクセス回数を算出すアクセス回
数演算回路に関する。
【０００２】
【従来の技術】一般に、ビットマップメモリはビットマ
ップディスプレイへの表示データを保持するために使用
されるものであり、そのメモリ構成、つまり個々の格納
領域のビット幅やその格納領域の数はディスプレイによ
って決定される。
ップディスプレイへの表示データを保持するために使用
されるものであり、そのメモリ構成、つまり個々の格納
領域のビット幅やその格納領域の数はディスプレイによ
って決定される。
【０００３】このため、ビットマップメモリの格納領域
のビット幅は、ＣＰＵの描画幅と異なる場合が多い。こ
こで、ＣＰＵの描画幅はデータバスの幅であり、ビット
マップメモリに対する描画の単位となる。また、ビット
マップメモリにおいては、１回のアクセスで書き込み可
能となるのは、ＣＰＵによってアドレス指定される特定
の１つの記憶領域だけである。
のビット幅は、ＣＰＵの描画幅と異なる場合が多い。こ
こで、ＣＰＵの描画幅はデータバスの幅であり、ビット
マップメモリに対する描画の単位となる。また、ビット
マップメモリにおいては、１回のアクセスで書き込み可
能となるのは、ＣＰＵによってアドレス指定される特定
の１つの記憶領域だけである。
【０００４】したがって、例えば、ＣＰＵの描画幅がビ
ットマップメモリの格納領域のビット幅よりも大きい場
合には、描画対象が複数の格納領域にまたがる事になる
ので、１回のアクセスではその描画幅分のデータをビッ
トマップメモリに書込めず、アクセスを何回か繰り返し
行う必要がある。このため、ＣＰＵは、ビットマップメ
モリへのアクセス回数を決定するために、描画幅とビッ
トマップメモリのビット幅とを常に意識しなければなら
ないという不具合があった。これは、描画速度を低下さ
せる大きな要因となっている。
ットマップメモリの格納領域のビット幅よりも大きい場
合には、描画対象が複数の格納領域にまたがる事になる
ので、１回のアクセスではその描画幅分のデータをビッ
トマップメモリに書込めず、アクセスを何回か繰り返し
行う必要がある。このため、ＣＰＵは、ビットマップメ
モリへのアクセス回数を決定するために、描画幅とビッ
トマップメモリのビット幅とを常に意識しなければなら
ないという不具合があった。これは、描画速度を低下さ
せる大きな要因となっている。
【０００５】
【発明が解決しようとする課題】従来では、ＣＰＵがビ
ットマップメモリのビット幅を常に意識してなければな
らず、これによって描画速度が低下される欠点があっ
た。
ットマップメモリのビット幅を常に意識してなければな
らず、これによって描画速度が低下される欠点があっ
た。
【０００６】この発明はこのような点に鑑みなされたも
ので、アクセス回数を自動的に求められるようにし、ビ
ットマップメモリのビット幅を意識することなくデータ
を高速に描画することができるアクセス回数演算回路を
提供することを目的とする。
ので、アクセス回数を自動的に求められるようにし、ビ
ットマップメモリのビット幅を意識することなくデータ
を高速に描画することができるアクセス回数演算回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段および作用】この発明によ
るアクセス回数演算回路は、各々が所定のビット幅を有
する複数の格納領域を持つビットマップメモリに書き込
みデータを描画する際の描画開始ビット位置の値を保持
する手段と、前記ビットマップメモリに描画する前記書
き込みデータの描画幅の値を保持する手段と、前記描画
開始ビット位置の値と前記書き込みデータの描画幅の値
とを加算して前記書き込みデータの最終ビット位置の値
を求める加算回路と、第１および第２の入力端を持つ減
算回路であって、前記第１の入力端に対して前記書き込
みデータの前記ビットマップメモリに対する１回目の描
画の際には前記加算回路の出力値が入力され、２回目以
降の描画の際には減算結果の値が入力されると共に、前
記第２の入力端に対して前記ビットマップメモリにおけ
る前記格納領域のビット幅の値が入力され、前記第１の
入力端に入力された値から前記第２の入力端に入力され
た値を減算する減算回路と、前記減算回路の減算結果が
零以下になったことを検出し、描画動作を終了させるた
めの制御信号を出力するシーケンサとを具備することを
特徴とする。
るアクセス回数演算回路は、各々が所定のビット幅を有
する複数の格納領域を持つビットマップメモリに書き込
みデータを描画する際の描画開始ビット位置の値を保持
する手段と、前記ビットマップメモリに描画する前記書
き込みデータの描画幅の値を保持する手段と、前記描画
開始ビット位置の値と前記書き込みデータの描画幅の値
とを加算して前記書き込みデータの最終ビット位置の値
を求める加算回路と、第１および第２の入力端を持つ減
算回路であって、前記第１の入力端に対して前記書き込
みデータの前記ビットマップメモリに対する１回目の描
画の際には前記加算回路の出力値が入力され、２回目以
降の描画の際には減算結果の値が入力されると共に、前
記第２の入力端に対して前記ビットマップメモリにおけ
る前記格納領域のビット幅の値が入力され、前記第１の
入力端に入力された値から前記第２の入力端に入力され
た値を減算する減算回路と、前記減算回路の減算結果が
零以下になったことを検出し、描画動作を終了させるた
めの制御信号を出力するシーケンサとを具備することを
特徴とする。
【０００８】この描画方式では、ＣＰＵによって指定さ
れる描画開始ビット位置とＣＰＵによるデータの描画幅
とが加算され、描画対象の最終ビット位置が求められ
る。ビットマップメモリにデータを描画する際には、そ
の描画毎に最終ビット位置の値からビットマップメモリ
の格納領域のビット幅の値が減算され、この減算結果が
零以下になるまで描画が繰り返される。したがって、描
画開始ビット位置を指定するだけでアクセス回数が自動
的に求められるので、ビットマップメモリのビット幅を
意識すること無くデータを描画することができる。
れる描画開始ビット位置とＣＰＵによるデータの描画幅
とが加算され、描画対象の最終ビット位置が求められ
る。ビットマップメモリにデータを描画する際には、そ
の描画毎に最終ビット位置の値からビットマップメモリ
の格納領域のビット幅の値が減算され、この減算結果が
零以下になるまで描画が繰り返される。したがって、描
画開始ビット位置を指定するだけでアクセス回数が自動
的に求められるので、ビットマップメモリのビット幅を
意識すること無くデータを描画することができる。
【０００９】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００１０】図１にはこの発明の一実施例に係る描画方
式を実現するためのアクセス回数演算回路の構成が示さ
れている。この回路は、ビットマップメモリへのアクセ
ス回数を自動的に算出して書き込み動作を制御するため
のものであり、ビットマップメモリに対するデータの描
画を実行するメモリコントローラの一部を成すものであ
る。
式を実現するためのアクセス回数演算回路の構成が示さ
れている。この回路は、ビットマップメモリへのアクセ
ス回数を自動的に算出して書き込み動作を制御するため
のものであり、ビットマップメモリに対するデータの描
画を実行するメモリコントローラの一部を成すものであ
る。
【００１１】このアクセス回数演算回路は、ドットアド
レスレジスタ11、描画幅レジスタ12、加算回路（ＡＤＤ
Ｒ）13、セレクタ14、減算回路（ＳＵＢ）15、カレント
レジスタ16、ゼロ検出回路17、およびシーケンサ18によ
って構成されている。
レスレジスタ11、描画幅レジスタ12、加算回路（ＡＤＤ
Ｒ）13、セレクタ14、減算回路（ＳＵＢ）15、カレント
レジスタ16、ゼロ検出回路17、およびシーケンサ18によ
って構成されている。
【００１２】ドットアドレスレジスタ11は、ＣＰＵによ
って指定されるビットマップメモリの描画開始アドレス
を保持する。この描画開始アドレスはビットマップメモ
リのどのビット位置から描画を開始するのかを指定する
ものであり、ビットマップメモリの格納領域が８ビット
から構成される場合には、３ビットのアドレス信号から
構成される。
って指定されるビットマップメモリの描画開始アドレス
を保持する。この描画開始アドレスはビットマップメモ
リのどのビット位置から描画を開始するのかを指定する
ものであり、ビットマップメモリの格納領域が８ビット
から構成される場合には、３ビットのアドレス信号から
構成される。
【００１３】描画幅レジスタ12は、ＣＰＵがビットマッ
プメモリに対してデータの描画を行う際の描画幅（描画
ドット数）を保持するためのものであり、この描画幅の
値はＣＰＵに結合されるデータバスの幅によって決定さ
れる。例えば、データバスの幅が１６ビットの場合には
描画幅は１６ビットになり、その描画幅は５ビットのデ
ータで表される。
プメモリに対してデータの描画を行う際の描画幅（描画
ドット数）を保持するためのものであり、この描画幅の
値はＣＰＵに結合されるデータバスの幅によって決定さ
れる。例えば、データバスの幅が１６ビットの場合には
描画幅は１６ビットになり、その描画幅は５ビットのデ
ータで表される。
【００１４】加算回路（ＡＤＤＲ）13は、ドットアドレ
スレジスタ11で保持される描画開始アドレスの値と描画
幅レジスタ12に保持される描画幅の値とを加算する。こ
の加算結果は、描画対象の最終ビット位置を示す値に対
応する。セレクタ14は、加算回路（ＡＤＤＲ）13の加算
結果とカレントレジスタ16で保持される値のいずれか一
方を選択して減算回路（ＳＵＢ）15の第１入力に供給す
るものであり、第１回目の描画の際には加算回路（ＡＤ
ＤＲ）13の加算結果が選択され、以降はカレントレジス
タ16で保持される値が選択される。
スレジスタ11で保持される描画開始アドレスの値と描画
幅レジスタ12に保持される描画幅の値とを加算する。こ
の加算結果は、描画対象の最終ビット位置を示す値に対
応する。セレクタ14は、加算回路（ＡＤＤＲ）13の加算
結果とカレントレジスタ16で保持される値のいずれか一
方を選択して減算回路（ＳＵＢ）15の第１入力に供給す
るものであり、第１回目の描画の際には加算回路（ＡＤ
ＤＲ）13の加算結果が選択され、以降はカレントレジス
タ16で保持される値が選択される。
【００１５】減算回路（ＳＵＢ）15は、第１入力に供給
されるセレクタ14の出力から第２入力に供給される値を
減算する。第２入力に供給される値は、ビットマップメ
モリの各格納領域のビット幅（８ビット）を示すデータ
である。減算回路（ＳＵＢ）15の減算結果は、カレント
レジスタ16に格納される。
されるセレクタ14の出力から第２入力に供給される値を
減算する。第２入力に供給される値は、ビットマップメ
モリの各格納領域のビット幅（８ビット）を示すデータ
である。減算回路（ＳＵＢ）15の減算結果は、カレント
レジスタ16に格納される。
【００１６】ゼロ検出回路17は減算回路（ＳＵＢ）15の
減算結果が零になったことを検出し、シーケンサ18に通
知する。シーケンサ18は、ビットマップメモリに対する
データ書き込み動作を制御するためのものであり、ゼロ
検出回路17から零検出信号が供給された時、または減算
回路（ＳＵＢ）15からボロー出力が発生された時に描画
動作を終了させる。次に、図２を参照して、図１のアク
セス回数演算回路の動作およびビットマップメモリに対
するデータ書き込み動作を説明する。ここでは、ＣＰＵ
の描画幅が１６ビットで、ビットマップメモリの各格納
領域のビット幅が８ビットである場合を考える。
減算結果が零になったことを検出し、シーケンサ18に通
知する。シーケンサ18は、ビットマップメモリに対する
データ書き込み動作を制御するためのものであり、ゼロ
検出回路17から零検出信号が供給された時、または減算
回路（ＳＵＢ）15からボロー出力が発生された時に描画
動作を終了させる。次に、図２を参照して、図１のアク
セス回数演算回路の動作およびビットマップメモリに対
するデータ書き込み動作を説明する。ここでは、ＣＰＵ
の描画幅が１６ビットで、ビットマップメモリの各格納
領域のビット幅が８ビットである場合を考える。
【００１７】今、ＣＰＵがビットマップメモリの１番地
（アドレス１の格納領域）の５ビット目（アドレス４の
ビット）から１６ビットのデータを描画すると仮定する
と、ドットアドレスレジスタ11には描画開始ビット位置
としてデータ“０４”Ｈ（Ｈ；１６進表示）がセットさ
れ、描画幅レジスタ12にはデータ“１０”Ｈがセットさ
れる。
（アドレス１の格納領域）の５ビット目（アドレス４の
ビット）から１６ビットのデータを描画すると仮定する
と、ドットアドレスレジスタ11には描画開始ビット位置
としてデータ“０４”Ｈ（Ｈ；１６進表示）がセットさ
れ、描画幅レジスタ12にはデータ“１０”Ｈがセットさ
れる。
【００１８】この場合、加算回路（ＡＤＤ）13の加算結
果Ｄは“１４”Ｈとなる。第１回目のアクセスが実行さ
れると、斜線で示すように、ビットマップメモリの１番
地（アドレス１の格納領域）に４ビット分のデータが書
き込まれる。この第１回目のアクセスにおいては、加算
回路（ＡＤＤ）13の加算結果であるデータ“１４”Ｈが
セレクタ14で選択され、減算回路（ＳＵＢ）15では
「“１４”Ｈ−“８”Ｈ」の減算が行われる。この減算
結果の値“０Ｃ”Ｈはカレントレジスタ16に格納され
る。このように、第１回目のアクセスでは減算結果は正
の値であるので、第２回目のアクセスが開始される。
果Ｄは“１４”Ｈとなる。第１回目のアクセスが実行さ
れると、斜線で示すように、ビットマップメモリの１番
地（アドレス１の格納領域）に４ビット分のデータが書
き込まれる。この第１回目のアクセスにおいては、加算
回路（ＡＤＤ）13の加算結果であるデータ“１４”Ｈが
セレクタ14で選択され、減算回路（ＳＵＢ）15では
「“１４”Ｈ−“８”Ｈ」の減算が行われる。この減算
結果の値“０Ｃ”Ｈはカレントレジスタ16に格納され
る。このように、第１回目のアクセスでは減算結果は正
の値であるので、第２回目のアクセスが開始される。
【００１９】第２回目のアクセスでは、ビットマップメ
モリの２番地（アドレス２の格納領域）に８ビット分の
データが書き込まれる。この第２回目のアクセスにおい
ては、カレントレジスタ16に保持されている値“０Ｃ”
Ｈがセレクタ14で選択され、減算回路（ＳＵＢ）15では
「“０Ｃ”Ｈ−“８”Ｈ」の減算が行われる。この減算
結果の値“０４”Ｈはカレントレジスタ16に格納され
る。このように、第２回目のアクセスでも減算結果は正
の値であるので、第３回目のアクセスが開始される。
モリの２番地（アドレス２の格納領域）に８ビット分の
データが書き込まれる。この第２回目のアクセスにおい
ては、カレントレジスタ16に保持されている値“０Ｃ”
Ｈがセレクタ14で選択され、減算回路（ＳＵＢ）15では
「“０Ｃ”Ｈ−“８”Ｈ」の減算が行われる。この減算
結果の値“０４”Ｈはカレントレジスタ16に格納され
る。このように、第２回目のアクセスでも減算結果は正
の値であるので、第３回目のアクセスが開始される。
【００２０】第３回目のアクセスでは、ビットマップメ
モリの３番地（アドレス３の格納領域）に４ビット分の
データが書き込まれる。この第３回目のアクセスにおい
ては、カレントレジスタ16に保持されている値“０４”
Ｈがセレクタ14で選択され、減算回路（ＳＵＢ）15では
「“０４”Ｈ−“８”Ｈ」の減算が行われる。この減算
の結果、減算回路（ＳＵＢ）15からボロー出力（Ｂ）が
発生され、シーケンサ18に供給される。この結果、１６
ビットの描画シーケンスが終了される。図３にはビット
マップメモリをアクセスするための電子計算機の全体の
システム構成が示されている。
モリの３番地（アドレス３の格納領域）に４ビット分の
データが書き込まれる。この第３回目のアクセスにおい
ては、カレントレジスタ16に保持されている値“０４”
Ｈがセレクタ14で選択され、減算回路（ＳＵＢ）15では
「“０４”Ｈ−“８”Ｈ」の減算が行われる。この減算
の結果、減算回路（ＳＵＢ）15からボロー出力（Ｂ）が
発生され、シーケンサ18に供給される。この結果、１６
ビットの描画シーケンスが終了される。図３にはビット
マップメモリをアクセスするための電子計算機の全体の
システム構成が示されている。
【００２１】このシステムにおいて、20はシステム全体
の制御を司るＣＰＵ、21はビットマップメモリ25をアク
セス制御するメモリコントローラ、22は図１に示したア
クセス回数演算回路、23はマスクパターン発生器（ＭＰ
Ｇ）、24はバレルシフタ（ＳＨＩＦＴ）である。
の制御を司るＣＰＵ、21はビットマップメモリ25をアク
セス制御するメモリコントローラ、22は図１に示したア
クセス回数演算回路、23はマスクパターン発生器（ＭＰ
Ｇ）、24はバレルシフタ（ＳＨＩＦＴ）である。
【００２２】マスクパターン発生器（ＭＰＧ）23は、Ｃ
ＰＵ20の１６ビットデータから８ビット以下のデータを
抜き出すためのマスクパターンデータを発生する。バレ
ルシフタ（ＳＨＩＦＴ）24は、マスクパターン発生器
（ＭＰＧ）23と共同してＣＰＵ20の１６ビットデータを
ビットマップメモリ25の８ビットデータ幅に桁合わせす
るためのものであり、１６ビットデータのビットシフト
を実行する。
ＰＵ20の１６ビットデータから８ビット以下のデータを
抜き出すためのマスクパターンデータを発生する。バレ
ルシフタ（ＳＨＩＦＴ）24は、マスクパターン発生器
（ＭＰＧ）23と共同してＣＰＵ20の１６ビットデータを
ビットマップメモリ25の８ビットデータ幅に桁合わせす
るためのものであり、１６ビットデータのビットシフト
を実行する。
【００２３】ビットマップメモリ25へのデータ書き込み
はマスクパターン発生器（ＭＰＧ）23とバレルシフタ
（ＳＨＩＦＴ）24とによって実行され、アクセス回数演
算回路22のシーケンサ18からの出力制御信号によってそ
のアクセスシーケンスが終了される。
はマスクパターン発生器（ＭＰＧ）23とバレルシフタ
（ＳＨＩＦＴ）24とによって実行され、アクセス回数演
算回路22のシーケンサ18からの出力制御信号によってそ
のアクセスシーケンスが終了される。
【００２４】次に、図４乃至図６を参照して、マスクパ
ターン発生器（ＭＰＧ）23とバレルシフタ（ＳＨＩＦ
Ｔ）24による１６ビットデータの桁合わせ動作について
説明する。
ターン発生器（ＭＰＧ）23とバレルシフタ（ＳＨＩＦ
Ｔ）24による１６ビットデータの桁合わせ動作について
説明する。
【００２５】まず、図４に示すように、第１回目のアク
セスにおいては、マスクパターン発生器（ＭＰＧ）23の
パターンデータＰ1 はビットマップメモリ25の８ビット
格納領域の後半の４ビットを書き込み可能とするパター
ンとなり、また、バレルシフタ（ＳＨＩＦＴ）24のシフ
トデータＳＤ1 は１６ビットデータが右に４ビットシフ
トされた形になる。この結果、１６ビットデータの最初
の４ビット（ビット１５〜ビット１２）が、ビットマッ
プメモリ25のアドレス１の格納領域における後半の４ビ
ットに書き込まれる。
セスにおいては、マスクパターン発生器（ＭＰＧ）23の
パターンデータＰ1 はビットマップメモリ25の８ビット
格納領域の後半の４ビットを書き込み可能とするパター
ンとなり、また、バレルシフタ（ＳＨＩＦＴ）24のシフ
トデータＳＤ1 は１６ビットデータが右に４ビットシフ
トされた形になる。この結果、１６ビットデータの最初
の４ビット（ビット１５〜ビット１２）が、ビットマッ
プメモリ25のアドレス１の格納領域における後半の４ビ
ットに書き込まれる。
【００２６】第２回目のアクセスにおいては、図５に示
すように、マスクパターン発生器（ＭＰＧ）23のパター
ンデータＰ2 はビットマップメモリ25の８ビット格納領
域の全８ビットを書き込み可能とするパターンとなり、
また、バレルシフタ（ＳＨＩＦＴ）24のシフトデータＳ
Ｄ2 は１６ビットデータが右に１２ビットシフトされた
形になる。この結果、１６ビットデータの中間の８ビッ
ト（ビット１１〜ビット４）が、ビットマップメモリ25
のアドレス２の格納領域の８ビットに書き込まれる。
すように、マスクパターン発生器（ＭＰＧ）23のパター
ンデータＰ2 はビットマップメモリ25の８ビット格納領
域の全８ビットを書き込み可能とするパターンとなり、
また、バレルシフタ（ＳＨＩＦＴ）24のシフトデータＳ
Ｄ2 は１６ビットデータが右に１２ビットシフトされた
形になる。この結果、１６ビットデータの中間の８ビッ
ト（ビット１１〜ビット４）が、ビットマップメモリ25
のアドレス２の格納領域の８ビットに書き込まれる。
【００２７】第３回目のアクセスにおいては、図６に示
すように、マスクパターン発生器（ＭＰＧ）23のパター
ンデータＰ3 はビットマップメモリ25の８ビット格納領
域の前半の４ビットを書き込み可能とするパターンとな
り、また、バレルシフタ（ＳＨＩＦＴ）24のシフトデー
タＳＤ3 は１６ビットデータが右に４ビットシフトされ
た形になる。この結果、１６ビットデータの中間の残り
の４ビット（ビット３〜ビット０）が、ビットマップメ
モリ25のアドレス３の格納領域の最初の４ビットに書き
込まれる。
すように、マスクパターン発生器（ＭＰＧ）23のパター
ンデータＰ3 はビットマップメモリ25の８ビット格納領
域の前半の４ビットを書き込み可能とするパターンとな
り、また、バレルシフタ（ＳＨＩＦＴ）24のシフトデー
タＳＤ3 は１６ビットデータが右に４ビットシフトされ
た形になる。この結果、１６ビットデータの中間の残り
の４ビット（ビット３〜ビット０）が、ビットマップメ
モリ25のアドレス３の格納領域の最初の４ビットに書き
込まれる。
【００２８】以上のように、この実施例においては、Ｃ
ＰＵによって指定される描画開始ビット位置とＣＰＵに
よるデータの描画幅とが加算回路13で加算され、描画対
象の最終ビット位置が求められる。ビットマップメモリ
にデータを描画する際には、その描画毎に最終ビット位
置の値からビットマップメモリの格納領域のビット幅の
値が減算回路15によって減算され、この減算結果が零以
下になるまで描画が繰り返される。したがって、描画開
始ビット位置を指定するだけでアクセス回数が自動的に
求められるので、ビットマップメモリのビット幅を意識
すること無くデータを描画することができる。
ＰＵによって指定される描画開始ビット位置とＣＰＵに
よるデータの描画幅とが加算回路13で加算され、描画対
象の最終ビット位置が求められる。ビットマップメモリ
にデータを描画する際には、その描画毎に最終ビット位
置の値からビットマップメモリの格納領域のビット幅の
値が減算回路15によって減算され、この減算結果が零以
下になるまで描画が繰り返される。したがって、描画開
始ビット位置を指定するだけでアクセス回数が自動的に
求められるので、ビットマップメモリのビット幅を意識
すること無くデータを描画することができる。
【００２９】
【発明の効果】以上詳記したようにこの発明によれば、
ビットマップメモリのビット幅を意識すること無くアク
セス回数を自動的に求められるようになり、描画速度の
高速化を実現できる。
ビットマップメモリのビット幅を意識すること無くアク
セス回数を自動的に求められるようになり、描画速度の
高速化を実現できる。
【図１】この発明の一実施例に係る描画方式を実現する
ための回路構成を示すブロック図。
ための回路構成を示すブロック図。
【図２】同実施例における描画動作を説明するための
図。
図。
【図３】図１の回路を用いた電子計算機全体のシステム
構成を示すブロック図。
構成を示すブロック図。
【図４】図３の電子計算機で実行される描画データの桁
合わせ動作の第１の例を説明するための図。
合わせ動作の第１の例を説明するための図。
【図５】図３の電子計算機で実行される描画データの桁
合わせ動作の第２の例を説明するための図。
合わせ動作の第２の例を説明するための図。
【図６】図３の電子計算機で実行される描画データの桁
合わせ動作の第３の例を説明するための図。
合わせ動作の第３の例を説明するための図。
11…ドットアドレスレジスタ、12…描画幅レジスタ、13
…加算回路、14…セレクタ、15…減算回路、16…カレン
トレジスタ、17…ゼロ検出回路、18…シーケンサ。
…加算回路、14…セレクタ、15…減算回路、16…カレン
トレジスタ、17…ゼロ検出回路、18…シーケンサ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06T 1/60
Claims (1)
- 【請求項１】 各々が所定のビット幅を有する複数の格
納領域を持つビットマップメモリに書き込みデータを描
画する際の描画開始ビット位置の値を保持する手段と、 前記ビットマップメモリに描画する前記書き込みデータ
の描画幅の値を保持する手段と、 前記描画開始ビット位置の値と前記書き込みデータの描
画幅の値とを加算して前記書き込みデータの最終ビット
位置の値を求める加算回路と、 第１および第２の入力端を持つ減算回路であって、前記
第１の入力端に対して前記書き込みデータの前記ビット
マップメモリに対する１回目の描画の際には前記加算回
路の出力値が入力され、２回目以降の描画の際には減算
結果の値が入力されると共に、前記第２の入力端に対し
て前記ビットマップメモリにおける前記格納領域のビッ
ト幅の値が入力され、前記第１の入力端に入力された値
から前記第２の入力端に入力された値を減算する減算回
路と、 前記減算回路の減算結果が零以下になったことを検出
し、描画動作を終了させるための制御信号を出力するシ
ーケンサとを具備することを特徴とするアクセス回数演
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP343991A JP3144807B2 (ja) | 1991-01-16 | 1991-01-16 | アクセス回数演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP343991A JP3144807B2 (ja) | 1991-01-16 | 1991-01-16 | アクセス回数演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242451A JPH04242451A (ja) | 1992-08-31 |
| JP3144807B2 true JP3144807B2 (ja) | 2001-03-12 |
Family
ID=11557388
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| Application Number | Title | Priority Date | Filing Date |
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| JP343991A Expired - Fee Related JP3144807B2 (ja) | 1991-01-16 | 1991-01-16 | アクセス回数演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144807B2 (ja) |
-
1991
- 1991-01-16 JP JP343991A patent/JP3144807B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04242451A (ja) | 1992-08-31 |
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