JP3145292B2 - デジタル信号処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号処理
回路自身が周辺回路へ与えるノイズなどの悪影響を軽減
したデジタル信号処理回路に関するものである。

【０００２】

【従来の技術】デジタル信号処理回路が一定量の信号処
理を一定時間内に行う場合、通常、ある基準信号をトリ
ガーとして処理を開始している。ここでは、上記デジタ
ル信号処理回路の一例として、基準信号の両エッジをト
リガーとして処理を開始する場合について説明するが、
片エッジをトリガーとしても同様である。

【０００３】図４に示すように、基準信号のトリガー入
力周期Ｔ以内に、処理単位ａ１ないしａ５の５つの処理
を行う場合、従来の回路では、基準信号の立ち上がり、
あるいは立ち下がりをトリガーとして処理単位ａ１の処
理を開始する（図４のｔ０の時点）。処理単位ａ１が終
了すると、続いて、処理単位ａ２ないしａ５が連続して
処理される。全ての処理が終了すると、デジタル信号処
理回路は、システムクロックなどを停止させて命令コー
ドの実行を停止させたり、あるいは、ノンオペレーショ
ン処理を繰り返したりして、次のトリガーまでの期間を
停止期間とする（図４のｔ１からｔ２までの期間）。な
お、処理単位ａ１ないしａ５を実行する際の所要時間
は、例えば、計算する値や内部の演算ユニットの状態な
ど、種々の要因によって異なっている。したがって、所
要時間の最大値は、保証されているが、実際の所要時間
は特定できないことが多い。

【０００４】同様にして、次サイクルでは、デジタル信
号処理回路は、処理単位ｂ１ないしｂ５の処理を続けて
行う。そして、動作期間の後、次のトリガーが入力され
るまでは、停止期間となる。デジタル信号処理回路は、
基準信号をトリガーとして、このようなサイクルを繰り
返して動作する。

【０００５】ところで、デジタル信号処理回路では、停
止期間に比べて動作期間の方が大きな消費電流を必要と
しており、動作開始や停止に伴って、その消費電流が変
動する。特に、デジタル信号処理回路が回路規模の大き
い乗算器などの演算ユニットを内部に持ち、これら演算
ユニットが同時に動作あるいは停止する場合などには、
デジタル信号処理回路の動作期間と停止期間との間で消
費電流差が大きい。この結果、図４の（ｃ）に示すよう
に、上記デジタル信号処理回路の消費電流が変化し、そ
の変動周期は、基準信号のトリガー入力周期Ｔとなる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のデジタル信号処理回路では、消費電流の変動や、変
動に起因するノイズなどによって、当該デジタル信号処
理回路に定電圧を供給する電源回路や、当該電源から電
力の供給を受けるアナログ回路など、周辺回路へ少なか
らず悪影響を及ぼすという問題を生じている。

【０００７】一般に、周辺回路は、他の周波数帯域に比
べてノイズの影響を受けやすい特定の周波数帯域を持っ
ている。したがって、消費電流の変動周期が、この周波
数帯域に入っている場合、周辺回路に深刻な影響を与え
る虞れがある。

【０００８】例えば、オーディオ回路は、可聴帯域のノ
イズの影響を受けやすい。したがって、オーディオ回路
において、上記変動周期が可聴帯域である場合は、周辺
回路に対して可聴ノイズとして悪影響を与え、深刻な問
題となる。

【０００９】加えて、デジタル信号処理回路の消費電流
が変動しても周辺回路を安定して動作させるためには、
周辺回路を強化する必要がある。したがって、電源電圧
変動を抑え安定化させるために電源回路を強化したり、
ノイズの影響を受けにくいようにアナログ回路部を強化
したりしている。この結果、デジタル信号処理回路を備
えた機器のコストアップを招来するという問題も生ず
る。

【００１０】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、デジタル信号処理回路におい
て、ノイズなど、周辺回路へ与える悪影響を軽減するこ
とにある。

【００１１】

【課題を解決するための手段】請求項１の発明に係るデ
ジタル信号処理回路は、上記課題を解決するために、基
準信号の入力があった場合、複数の少単位処理を次々に
実行し、その後、次の基準信号入力まで待機する演算処
理手段を有するデジタル信号処理回路において、上記基
準信号の入力周期毎に少なくとも１回、上記演算処理手
段に少単位処理の処理を一時中断させる制御手段を備え
ていることを特徴としている。

【００１２】なお、上記演算処理手段は、例えば、命令
コードを格納したプログラムＲＯＭ（ Read-Only Memor
y ）、データＲＯＭ、ワーキングＲＡＭ（ Random acce
ss Memory ）や、演算ユニット、各種レジスタなどから
構成されており、停止時に比べ動作時の消費電流は、大
きくなっている。

【００１３】上記構成において、基準信号が入力される
と、演算処理手段は、動作を開始して、複数の少単位処
理を次々に実行する。また、制御手段は、基準信号の入
力周期毎に少なくとも１回、例えば、演算処理手段へ供
給するクロックを停止させたり、演算処理手段にノンオ
ペレーション命令を繰り返すように指示したりして、演
算処理手段を停止させる。

【００１４】その後、制御手段は、例えば、クロックの
供給を再開させるなどして、演算処理手段の動作を開始
させる。全ての少単位処理が終了すると、演算処理手段
は、次の基準信号が入力されるまで待機する。

【００１５】これにより、基準信号の１入力周期におい
て、演算処理手段が動作を開始あるいは停止する回数
は、従来に比べて増加する。したがって、デジタル信号
処理回路は、演算処理手段の動作開始や停止に伴う消費
電流の変動周波数を、従来のデジタル信号処理回路に比
べて高周波側へ変更できる。

【００１６】それゆえ、デジタル信号処理回路は、例え
ば、オーディオ回路における可聴帯域など、周辺回路に
悪影響を及ぼしやすい特定の周波数帯域から、消費電流
の変動周波数を外すことができる。したがって、例え
ば、オーディオ回路における可聴ノイズなど、デジタル
信号処理回路自身が周辺回路へ与える悪影響を軽減でき
る。

【００１７】さらに、周辺回路に与える影響が軽減され
るので、例えば、電源回路やアナログ回路などの周辺回
路において、ノイズへの耐性を従来より低く設定でき
る。この結果、周辺回路の構成をより簡略にすると共
に、製造に要するコストを削減できる。

【００１８】請求項２の発明に係るデジタル信号処理回
路は、上記課題を解決するために、請求項１記載のデジ
タル信号処理回路において、上記演算処理手段が次の少
単位処理を開始する時点を、上記制御手段へ指定する次
処理開始時指定手段を備えている。また、上記制御手段
は、各少単位処理が終了してから、上記次処理開始時指
定手段が指定した次処理開始時点までの間、上記演算処
理手段を待機させることを特徴としている。

【００１９】上記構成において、演算処理手段が各少単
位処理を終了するまでに、次処理開始時指定手段は、次
処理開始時点を制御手段に指示する。また、制御手段
は、各少単位処理を終了した時点で演算処理手段を停止
させる。演算処理手段が停止したまま、次処理開始時点
になると、制御手段は、演算処理手段に次の少単位処理
を開始させる。

【００２０】それゆえ、演算処理手段は、各少単位処理
の終了後に一時停止する。これにより、基準信号の入力
周期において、演算処理手段は、請求項１記載のデジタ
ル信号処理回路に比べて、より頻繁に動作開始／停止を
繰り返す。また、動作を停止させる時点は、各少単位処
理の終了時である。したがって、制御手段は、確実に演
算処理手段を一時停止させることできる。

【００２１】これにより、デジタル信号処理回路は、消
費電流の変動周波数をさらに高い周波数まで確実に変更
できる。したがって、デジタル信号処理回路は、より確
実に、上記特定の周波数帯域の外まで消費電流の変動周
波数を変更でき、周辺回路に及ぼす悪影響を確実に軽減
できる。

【００２２】請求項３の発明に係るデジタル信号処理回
路は、上記課題を解決するために、請求項２記載の発明
の構成において、上記次処理開始時設定手段は、上記演
算処理手段が各少単位処理を開始する時点を基準にして
算出された次処理開始時点を上記制御手段へ指定するこ
とを特徴としている。

【００２３】したがって、各少単位処理の実行に要する
時間が変化しても、演算処理手段が次の少単位処理を開
始する時点は変化しない。この結果、演算処理手段が各
少単位処理を開始する時点を管理できる。特に、各少単
位処理の所要時間に関わらず、最後の少単位処理の開始
時点を決めることができるので、基準信号の１入力周期
内に全ての少単位処理が終わることを容易かつ確実に保
証できる。

【００２４】なお、各少単位処理の開始時点から次の少
単位処理の開始時点までの時間間隔を各少単位処理の最
大所要時間と同一に設定した場合、デジタル信号処理回
路の処理速度を落とすことなく、周辺回路へ与える悪影
響を低減できる。

【００２５】

【発明の実施の形態】本発明の一実施形態について図１
ないし図３に基づいて説明すると以下の通りである。本
実施形態に係るデジタル信号処理回路は、例えば、オー
ディオ回路などに供され、デジタル信号処理プロセッサ
（以下では、ＤＳＰと称する）の一部として実現されて
いる。

【００２６】図１に示すように、本実施形態に係るＤＳ
Ｐは、インターフェース１を介して外部から受け取った
基準信号に基づいて、システムクロックＳ１・Ｓ２（以
下では単にクロックＳ１・Ｓ２と略称する）など、ＤＳ
Ｐ内部で使用するシステムクロックを生成するクロック
ジェネレータ（制御手段）２と、クロックＳ１が供給さ
れている間、一連の少単位処理を次々に実行する演算処
理部（演算処理手段）３とを備えている。

【００２７】この演算処理部３は、例えば、乗算器やＡ
ＬＵ（ Arithmetic and Logical Unit）などの演算ユニ
ット、あるいは、ＲＯＭ（ Read-Only Memory ）やＲＡ
Ｍ（Random access Memory ）などから構成されてお
り、上記クロックＳ１に同期して動作するプログラムカ
ウンタ４、プログラムＲＯＭ５、デコーダー（次処理開
始時指定手段）６によって制御される。

【００２８】具体的には、上記プログラムＲＯＭ５に
は、上記各少単位処理が命令コードとして予め記憶され
ている。プログラムカウンタ４が次に実行する命令コー
ドの格納アドレスをプログラムＲＯＭ５へ指示すると、
デコーダー６は、この命令コードをデコードして、演算
処理部３へ制御信号を送出する。これにより、演算処理
部３は、クロックＳ１に従って、上記命令コードに対応
する少単位処理を実行できる。処理が終了すると、プロ
グラムカウンタ４は、カウント値を増加させる。

【００２９】なお、各少単位処理と命令コードとは、１
対１に対応していてもよいし、１つの少単位処理が、複
数の命令コードによって構成されていてもよい。また、
以下では、説明の便宜上、基準信号の入力周期毎に、演
算処理部３が５つの少単位処理を実行する場合について
説明するが、これに限らず、少単位処理の数は、自由に
設定できる。

【００３０】上記プログラムカウンタ４は、上記クロッ
クジェネレータ２によって、基準信号の入力トリガー毎
に初期化される。したがって、上記演算処理部３は、基
準信号の入力がある度に、プログラムＲＯＭ５に記憶し
た命令コードに基づき、一連の少単位処理を実行でき
る。

【００３１】また、クロックジェネレータ２は、クロッ
クＳ１・Ｓ２の発振／停止を制御する。これにより、ク
ロックＳ１・Ｓ２に同期して動作する他の回路を動作さ
せたり、停止させたりできる。例えば、演算処理部３が
全ての処理を終了した場合、クロックジェネレータ２
は、クロックＳ１の生成を停止する。この結果、上記各
回路３・４・５・６は、停止し、消費電流を低減でき
る。

【００３２】さらに、本実施形態に係るＤＳＰには、演
算処理部３が各少単位処理を開始するタイミングを制御
するために、ステップカウンタ７、レジスタ８および比
較器９が設けられている。これら、ステップカウンタ
７、レジスタ８および比較器９は、特許請求の範囲に記
載の制御手段に対応している。

【００３３】上記ステップカウンタ７は、クロックＳ２
のパルス数を数えることができる。また、ステップカウ
ンタ７は、クロックジェネレータ２によって、基準信号
が入力される度に０クリアされる。これにより、基準信
号が入力されてから経過した時間を計測できる。基準信
号におけるトリガー入力周期をＴ、クロックＳ２の周期
をｃとすると、クロックＳ２では、周期Ｔ毎にＴ／ｃ個
のパルスが生成される。したがって、ステップカウンタ
７は、最大カウント値ＮｍａｘがＴ／ｃとなり、このＮ
ｍａｘをカウント可能なビット数を持っている。

【００３４】また、レジスタ８は、デコーダー６から、
クロックＳ１に同期して送られる次処理開始ステップ値
を保持できる。次処理開始ステップ値は、演算処理部３
が次の少単位処理を開始する時点を示しており、次処理
開始時点において、ステップカウンタ７が示すカウント
値で表現されている。

【００３５】さらに、比較器９は、クロックＳ２に同期
して、ステップカウンタ７が示すカウント値とレジスタ
８が保持する次処理開始ステップ値とを比較する。両者
が一致した場合、比較器９は、次処理開始時点になった
と判定し、クロックジェネレータ２にクロックＳ１の供
給を開始させる。これにより、演算処理部３は、次の少
単位処理を開始する。

【００３６】一方、次処理開始ステップ値は、デコーダ
ー６によって、上記レジスタ８へ設定される。すなわ
ち、プログラムＲＯＭ５には、各次処理開始ステップ値
を記憶する領域が設けられており、この領域には、各少
単位処理に応じた次処理開始ステップ値が予め記憶され
ている。本実施形態に係るデコーダー６は、演算処理部
３が少単位処理を開始する度に、プログラムＲＯＭ５の
領域から各少単位処理に対応した次処理開始ステップ値
を読み出してレジスタ８へ設定できる。

【００３７】本実施形態では、各少単位処理の次処理開
始時点は、演算処理部３が当該少単位処理を実行する
際、最も時間がかかる場合に基づいて設定される。した
がって、上記各少単位処理の次処理開始ステップ値は、
該少単位処理の最大ステップ数、および、それまでに実
行された少単位処理の最大ステップ数の総和となる。

【００３８】例えば、少単位処理ａ１ないしａ５の最大
ステップ数を、それぞれＭ１ないしＭ５、次処理開始ス
テップ値をそれぞれＮ１ないしＮ５とすると、少単位処
理ａ１の次処理開始ステップ値Ｎ１は、Ｍ１に設定され
る。また、Ｎ２＝Ｍ１＋Ｍ２、Ｎ３＝Ｍ１＋Ｍ２＋Ｍ
３、および、Ｎ４＝Ｍ１＋Ｍ２＋Ｍ３＋Ｍ４にそれぞれ
設定されている。なお、本実施形態に係るクロックジェ
ネレータ２は、演算処理部３が最後の少単位処理ａ５を
終了した場合、クロックＳ１・Ｓ２を停止させる。した
がって、Ｎ５は、例えば、Ｎｍａｘや０など、Ｎ５の設
定以降、ステップカウンタ７が示すことの無い値に設定
される。

【００３９】さらに、本実施形態に係るデコーダー６
は、演算処理部３が各少単位処理を終了した時点で、ク
ロックジェネレータ２へクロックＳ１の供給停止を指示
できる。この結果、演算処理部３は、各少単位処理の終
了毎に、次にクロックＳ１が供給されるまで停止する。

【００４０】上記構成のＤＳＰにおいて、演算処理時に
おける各部の動作について、図３に示すタイミングチャ
ートを参照し、図２に示すフローチャートに基づいて、
各ステップ毎に説明すると以下の通りである。

【００４１】すなわち、最初のステップ１（以下では、
Ｓ１のように略称する）では、インターフェース１は、
基準信号入力の有無を判定し、立ち上がりや立ち下がり
など、トリガーとなる基準信号の入力があるまで待機す
る。

【００４２】インターフェース１が基準信号の入力を検
出すると、クロックジェネレータ２は、プログラムカウ
ンタ４およびステップカウンタ７を初期化する（Ｓ
２）。これにより、プログラムカウンタ４およびステッ
プカウンタ７のカウント値は、０に初期化される（図３
に示すｔ０の時点）。

【００４３】また、クロックジェネレータ２は、クロッ
クＳ１およびクロックＳ２を発振させる（Ｓ３）。この
結果、ステップカウンタ７および比較器９には、クロッ
クＳ２が供給される。これにより、図３の（ｂ）に示す
ように、ステップカウンタ７のカウント値は、クロック
Ｓ２が供給されている間、時間の経過と共に増加する。
一方、演算処理部３、プログラムカウンタ４、プログラ
ムＲＯＭ５、デコーダー６、およびレジスタ８には、ク
ロックＳ１が供給される。この結果、図３の（ｃ）に示
すように、上記演算処理部３は、クロックＳ１に同期し
て動作を開始する。

【００４４】Ｓ４において、上記プログラムカウンタ
４、プログラムＲＯＭ５、およびデコーダー６は、クロ
ックＳ１に従って、演算処理部３が次に処理する少単位
処理を識別し、演算処理部３へ指示する。すなわち、ク
ロックＳ１のカウント毎に、プログラムカウンタ４の示
すアドレスは、プログラムＲＯＭ５へ与えられる。プロ
グラムＲＯＭ５は、与えられたアドレスに格納された命
令コードを読み出してデコーダー６へ送出する。デコー
ダー６は、この命令コードをデコードして、演算処理部
３を構成する乗算器、ＡＬＵ、ＲＯＭ、およびＲＡＭな
どへ制御信号を送出する。また、Ｓ５において、デコー
ダー６は、プログラムＲＯＭ５から次処理開始ステップ
値を読み出して、レジスタ８へ格納する。

【００４５】例えば、図３に示すｔ０の時点では、プロ
グラムカウンタ４は、少単位処理ａ１に対応した命令コ
ードの格納アドレスを示している。したがって、演算処
理部３は、デコーダー６から送られる制御信号に基づい
て、少単位処理ａ１の実行を開始する。また、デコーダ
ー６は、少単位処理ａ１に対応した次処理開始ステップ
値Ｎ１をレジスタ８へ設定する。

【００４６】一方、演算処理部３は、Ｓ４にてデコーダ
ー６より受け取った制御信号に基づき、少単位処理を行
う。また、デコーダー６は、演算処理部３の少単位処理
が終了したか否かを判定して、実行終了まで待機する
（Ｓ６）。クロックＳ２は、この間も供給されているの
で、ステップカウンタ７のカウント値は、増加している
（ｔ０からｔ１までの期間）。

【００４７】処理が終了すると、デコーダー６は、プロ
グラムＲＯＭ５から新たなデータが与えられているか否
かなどによって、基準信号の周期Ｔ内に実行する必要が
ある他の少単位処理があるか否かを判定する（Ｓ７）。
次の少単位処理がある場合、クロックジェネレータ２
は、クロックＳ１を停止させる（Ｓ８）。これにより、
演算処理部３やプログラムカウンタ４などは動作を停止
する（図３に示すｔ１の時点）。

【００４８】一方、クロックジェネレータ２は、クロッ
クＳ２を供給し続ける。したがって、ステップカウンタ
７のカウント値は、時間の経過に伴って増加している。
Ｓ９において、比較器９は、Ｓ５にてレジスタ８に設定
された次処理開始ステップ値とステップカウンタ７のカ
ウント値とをカウント毎に比較し、両者が一致するまで
待機する。この状態では、クロックＳ１が供給されてい
ないため、演算処理部３は停止している。

【００４９】例えば、図３に示すｔ１の時点では、レジ
スタ８は、次処理開始ステップ値としてＮ１を保持して
いる。したがって、演算処理部３は、少単位処理ａ１の
実行後、ステップカウンタ７のカウント値が増加してＮ
１になる時点、すなわち、ｔ２の時点まで待機する。

【００５０】両者が一致した場合、すなわち、次処理開
始時点になると、Ｓ３に戻り、クロックジェネレータ２
はクロックＳ１の供給を再開する（図３に示すｔ２の時
点）。その後、Ｓ４以降の処理が実行され、演算処理部
３は、次の少単位処理を実行する。

【００５１】上記Ｓ３ないしＳ９は、各少単位処理毎に
繰り返され、ＤＳＰは、ある少単位処理を実行後、若干
の停止期間をおいて、次の少単位処理を行う。これによ
り、図３に示すｔ２からｔ３までの期間において、演算
処理部３は、少単位処理ａ２ないしａ５を実行する。こ
の結果、図３の（ｄ）に示すように、本実施形態に係る
ＤＳＰにおいて、消費電流の変動周波数は、図４の
（ｃ）に示す従来のＤＳＰに比べ、約５倍の周波数とな
り、より高周波側へシフトする。なお、本実施形態で
は、基準信号の入力周期毎に演算処理部３が行う処理を
５つの少単位処理に分割しているが、さらに多くの少単
位処理に分割することによって、上記変動周波数をより
高周波側に移動できる。上記少単位処理の個数は、基準
信号の周波数と、移動後の周波数との比率から自由に決
めることができる。

【００５２】全ての少単位処理が終了した場合（上記Ｓ
７で YESの場合）、Ｓ１０において、クロックジェネレ
ータ２は、両クロックＳ１・Ｓ２を停止させる（図３に
示すｔ３の時点）。その後、Ｓ１に戻り、ＤＳＰは、次
の基準信号が入力されるまで待機する。これにより、Ｄ
ＳＰは、基準信号のトリガー入力毎に上記Ｓ１ないしＳ
１０の処理を繰り返す。

【００５３】なお、本実施形態では、全ての少単位処理
が終了した場合、クロックジェネレータ２がクロックＳ
２を停止しているので、ステップカウンタ７のカウント
値は、図３の（ｂ）に示すようにｔ３以降は増加しな
い。

【００５４】以上のように、本実施形態に係るＤＳＰ
は、クロックＳ１を供給するか否かによって演算処理部
３を動作あるいは停止させるクロックジェネレータ２
と、少単位処理に応じて次処理開始ステップ値をレジス
タ８へ設定するデコーダー６と、時間を計測するステッ
プカウンタ７と、次処理開始ステップ値を保持するレジ
スタ８と、比較器９とを備えている。これにより、クロ
ックジェネレータ２は、演算処理部３が各少単位処理を
終了する毎に当該演算処理部３を停止させると共に、ス
テップカウンタ７およびレジスタ８が示す値が一致した
場合、すなわち、演算処理部３が処理を再開する時点に
なった場合、比較器９が、演算処理部３の動作再開をク
ロックジェネレータ２へ指示する構成である。

【００５５】したがって、本実施形態に係るＤＳＰは、
各少単位処理の終了時から、次処理開始ステップ値が示
す時点まで、演算処理部３を停止させることができる。
この結果、従来に比べて、演算処理部３の動作開始や停
止に伴うＤＳＰの消費電流の変動周波数を高周波側に変
更できる。

【００５６】ところで、上記ＤＳＰがオーディオ回路に
供された場合、ＤＳＰの消費電流が可聴帯域の周波数で
変動すると、ＤＳＰへ定電圧を供給する電源回路や、当
該電源回路から電力の供給を受ける回路など、周辺回路
（図示せず）は、上記消費電流の変動は、可聴ノイズと
して悪影響を与え、深刻な問題となる。

【００５７】ところが、本実施形態に係るＤＳＰでは、
消費電流の変動周波数を変更して、可聴帯域外へ移動で
きるので、上記周辺回路へ与える悪影響を軽減できる。
したがって、周辺回路は、ノイズへの耐性を従来に比べ
低く設定できる。この結果、周辺回路は、従来ほど回路
の強化を必要とせず、オーディオ回路など、ＤＳＰが供
される装置の製造コストを削減できる。

【００５８】なお、本実施形態に係るＤＳＰでは、クロ
ックジェネレータ２は、各少単位処理の終了してから、
比較器９が指示するまでの間、演算処理部３の動作を中
断させているが、これに限るものではない。例えば、幾
つかの少単位処理を終了する毎に、演算処理部３を中断
させてもよい。さらに、演算処理部３が少単位処理を実
行中に、処理を中断させてもよい。基準信号の入力周期
毎に少なくとも１回、演算処理部３を一時停止させるこ
とにより、本実施形態と同様の効果が得られる。

【００５９】ただし、各少単位処理の終了時に、演算処
理部３を一時停止させることによって、演算処理部３の
動作開始や停止は、より頻繁に発生する。したがって、
ＤＳＰは、消費電流の変動周波数をより高い帯域に設定
できる。この結果、変動周波数をより柔軟に変更でき、
可聴帯域外へ確実に移動できる。これにより、上記周辺
回路へ及ぼす悪影響をさらに確実に軽減できる。また、
演算処理部３が停止する時点を各少単位処理の終了時に
特定できる。したがって、例えば、演算処理部３が特定
の命令コードを実行している間など、演算処理部３が停
止すると不具合が発生する期間がある場合、当該期間中
における演算処理部３の停止を防止できる。

【００６０】また、本実施形態では、各少単位処理を開
始してから、次の少単位処理を開始するまでの期間が決
められているが、これに限るものではない。例えば、少
単位処理を終了してから、所定の期間、演算処理部３を
停止させてもよい。ただし、演算処理部３における各少
単位処理の所要時間が変化すると、基準信号の入力から
各少単位処理を開始するまでの時間が変化するので、演
算処理部３が各少単位処理を実行する期間を特定しにく
い。この結果、基準信号の入力周期毎に、演算処理部３
が各少単位処理を終了できるか否かを保証しにくい。

【００６１】ところが、本実施形態に係るステップカウ
ンタ７は、基準信号の入力毎に初期化され、基準信号の
入力から各少単位処理を開始するまでの期間を計時でき
る。この結果、演算処理部３は、各少単位処理の所要時
間によらず、常に一定の時点から次の少単位処理を開始
できる。したがって、演算処理部３が各少単位処理を実
行する期間を、より確実に特定できる。この結果、演算
処理部３の停止期間を許容範囲内に確実に抑えることが
でき、演算処理部３が全ての少単位処理を基準信号の入
力周期内に終了することを容易に保証できる。

【００６２】また、各少単位処理の最大ステップ数の和
を次処理開始ステップ値として設定することによって、
ＤＳＰの処理速度を落とすことなく、消費電流の変動周
波数を変更できる。なお、演算処理部３が最大ステップ
数で少単位処理を実行した場合、当該少単位処理の終了
時に、演算処理部３は停止しない。したがって、このよ
うな場合が連続すると、上記変動周波数が上昇せず、不
具合が生ずる。ところが、演算処理部３が最大ステップ
数にて少単位処理を実行する場合は、特定の場合なの
で、通常は、何ら支障とならない。

【００６３】なお、本実施形態に係るデコーダー６は、
プログラムＲＯＭ５に予め記憶したデータに基づいて、
レジスタ８へ次処理開始ステップ値を設定しているが、
これに限るものではない。デコーダー６は、演算処理部
３が実行する少単位処理に応じて、次処理開始ステップ
値を算出し、レジスタ８へ設定してもよい。さらに、本
実施形態では、基準信号の入力毎に、ステップカウンタ
７を初期化させているが、これに限るものではない。例
えば、各少単位処理の開始時などに初期化してもよい。
また、ステップカウンタ７をクリアしなくてもよい。た
だし、デコーダー６がレジスタ８へ次処理開始ステップ
値を設定する際に、現在のカウント値から次処理開始ス
テップ値を算出する必要があるので、デコーダー６の処
理が複雑になる。いずれにしても、各少単位処理の間に
設けられる停止期間中、ステップカウンタ７がクロック
Ｓ２をカウントし、次の少単位処理の開始時を決定でき
るものであれば、本実施形態と同様の効果が得られる。

【００６４】また、本実施形態に係るＤＳＰでは、クロ
ックジェネレータ２がクロックＳ１を停止することによ
って、演算処理部３を停止させているが、これに限るも
のではない。例えば、ノンオペレーション処理を繰り返
すように演算処理部３へ指示することによって、演算処
理部３による少単位処理実行を停止させてもよい。この
場合は、比較器９に代えて、ＤＳＰ内のＡＬＵなどを用
い、ステップカウンタ７とレジスタ８とを比較すること
もできる。さらに、ノンオペレーション処理を繰り返す
回数によって計時できるので、ＤＳＰが所定のプログラ
ムを実行することによって、ステップカウンタ７および
レジスタ８を代替えできる。また、ノンオペレーション
の回数によって計時する場合は、クロックジェネレータ
２がクロックＳ２を生成する必要はない。いずれの場合
も、演算処理部３がノンオペレーション処理を繰り返し
ている間、演算ユニットなど、演算処理部３を構成する
回路のうち、消費電流が大きい回路は、動作を停止して
いるため、演算処理部３全体の消費電流は減少する。こ
の結果、本実施形態と略同様の効果が得られる。

【００６５】ただし、クロックＳ１を停止させた場合、
クロックジェネレータ２やプログラムカウンタ４などが
停止するので、クロックＳ１の動作時に比べ、ＤＳＰの
消費電流をより低減できる。また、ステップカウンタ７
がクロックＳ２のパルス数を数えることによって、演算
処理部３やプログラムカウンタ４などへ供給するクロッ
クＳ１とは独立して、停止期間を計時し、演算処理部３
の次処理開始時点を決定できる。したがって、動作期間
と停止期間との比率を、より細かく設定できる。

【００６６】なお、本実施形態に係るデジタル信号処理
回路は、オーディオ回路に用いられているが、これに限
るものではない。例えば、画像処理回路などに用いても
よい。所定の基準信号毎に、一定量の信号処理を行うデ
ジタル信号処理回路と、影響を受けやすい特定の周波数
帯域を持つ周辺回路とを備える装置であれば、本発明を
適用することができる。

【００６７】

【発明の効果】請求項１の発明に係るデジタル信号処理
回路は、以上のように、基準信号の入力周期毎に少なく
とも１回、演算処理手段に少単位処理の処理を一時中断
させる制御手段を備えている構成である。

【００６８】それゆえ、デジタル信号処理回路は、消費
電流の変動周波数を高周波側に調整でき、周辺回路へ与
える悪影響を軽減できるという効果を奏する。さらに、
ノイズへの耐性を従来より低く設定できるので、周辺回
路の構成を簡略にすると共に製造に要するコストを削減
できるという効果を併せて奏する。

【００６９】請求項２の発明に係るデジタル信号処理回
路は、以上のように、請求項１記載のデジタル信号処理
回路において、上記演算処理手段が次の少単位処理を開
始する時点を、上記制御手段へ指定する次処理開始時指
定手段を備えている。また、上記制御手段は、各少単位
処理が終了してから、上記次処理開始時指定手段が指定
した次処理開始時点までの間、上記演算処理手段を待機
させる構成である。

【００７０】それゆえ、デジタル信号処理回路は、消費
電流の変動周波数をさらに高い周波数まで確実に変更で
きる。この結果、周辺回路に及ぼす悪影響をさらに軽減
できるという効果を奏する。

【００７１】請求項３の発明に係るデジタル信号処理回
路は、以上のように、請求項２記載の発明の構成におい
て、上記次処理開始時設定手段は、上記演算処理手段が
各少単位処理を開始する時点を基準にして算出された次
処理開始時点を上記制御手段へ指定する構成である。

【００７２】それゆえ、各少単位処理の実行に要する時
間が変化しても、演算処理手段が次の少単位処理を開始
する時点を一定に保つことができる。特に、各少単位処
理の所要時間に関わらず、最後の少単位処理の開始時点
を決定できるので、基準信号の１入力周期内に全ての少
単位処理が終わることを容易かつ確実に保証できるとい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、デジタ
ル信号処理回路の要部構成を示すブロック図である。

【図２】上記デジタル信号処理回路の動作を示すフロー
チャートである。

【図３】上記デジタル信号処理回路において、各部の波
形や信号処理イメージを示すタイミングチャートであ
る。

【図４】従来例を示すものであり、デジタル信号処理回
路各部の波形や、信号処理イメージを示すタイミングチ
ャートである。

【符号の説明】

２ クロックジェネレータ（制御手段） ３ 演算処理部（演算処理手段） ６ デコーダー（次処理開始時指定手段） ７ ステップカウンタ（制御手段） ８ レジスタ（制御手段） ９ 比較器（制御手段）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−67899（ＪＰ，Ａ) 特開 平２−28833（ＪＰ，Ａ) 特開 平２−110733（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/355 G06F 9/46

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】基準信号の入力があった場合、複数の少単
   位処理を次々に実行し、その後、次の基準信号入力まで
   待機する演算処理手段を有するデジタル信号処理回路に
   おいて、 上記基準信号の入力周期毎に少なくとも１回、上記演算
   処理手段に少単位処理の処理を一時中断させる制御手段
   を備えていることを特徴とするデジタル信号処理回路。
2. 【請求項２】上記演算処理手段が次の少単位処理を開始
   する時点を、上記制御手段へ指定する次処理開始時指定
   手段を備え、 上記制御手段は、各少単位処理が終了してから、上記次
   処理開始時指定手段が指定した次処理開始時点までの
   間、上記演算処理手段を待機させることを特徴とする請
   求項１記載のデジタル信号処理回路。
3. 【請求項３】上記次処理開始時設定手段は、上記演算処
   理手段が各少単位処理を開始する時点を基準にして算出
   された次処理開始時点を上記制御手段へ指定することを
   特徴とする請求項２記載のデジタル信号処理回路。