JP3145982B2 - 半導体記憶装置とその冗長セルのアドレス検出方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置と
その冗長セルのアドレス検出方法に係わり、特に、ロー
ルコール回路をなくすと共に、冗長メモリセルのアドレ
ス検出を容易にした半導体記憶装置とその冗長セルのア
ドレス検出方法に関する。

【０００２】

【従来の技術】近年、半導体記憶装置はますます大容量
化が進み、その対策として、冗長ワード及び冗長デジッ
トを必ず備えている。その為に通常は製品評価、不良解
析時にリダンダンシーによる不具合かどうかを調査する
ために、冗長ワードおよび冗長デジットの使用、未使用
を判定するロールコール回路を備えた製品が多い。

【０００３】例えば、図６に示したブロック図は従来の
ロールコール回路の一例であるが、ロールコールテスト
の際にロールコール判定結果をＲＷＢＳＴ／Ｎに送るロ
ールコール読み出し回路１４とメモリデータをＲＷＢＳ
Ｔ／Ｎに送るセンスアンプデータ読み出し回路１４とＲ
ＷＢＳＴ／Ｎ対を増幅してデータアウトバッファに出力
するデータアンプ１６とＩ／Ｏパッドに出力するデータ
アウトバッファ１７とが設けられている。また、Ａ１〜
ＡｍピンにＸアドレスとして入力される信号ＸＡＤＤ１
〜ＸＡＤＤｍと、Ｘアドレスとして入力される信号ＸＡ
ＤＤ１〜ＸＡＤＤｍを入力とするＲＥＤデコーダ１０と
が設けられ、同様にＡ０〜ＡｍピンにＸアドレスとして
入力される信号ＸＡＤＤ０〜ＸＡＤＤｍ及びＲＥＤデコ
ーダ１０の出力を入力とするＸデコーダ１１とが設けら
れている。さらに、ＲＥＤデコーダ１０の出力とＡＴＤ
発生回路１３の出力およびテストモード活性化信号Ｂを
入力とするロールコールデコーダ１２も設けられてい
る。

【０００４】入力信号Ｂは、ロールコールテストモード
使用時のみＬＯＷとなるテストモード活性化信号で、通
常ＨＩＧＨとなっており、その場合、接点ＣはＬＯＷ
で、入力ＡがＬＯＷの期間はＲＥＡＤＴ／Ｎ対がＲＷＢ
ＳＴ／Ｎに送られ、データアンプ１６で増幅されデータ
アウトバッファ１７を経てＩ／Ｏパッドに出力する。ま
た、ロールコールテストモード時には、入力信号ＢはＬ
ＯＷとなるのでロールコールデコーダ１２の出力、接点
ＤがＬＯＷとなり、接点ＣがＨＩＧＨとなる事でセンス
アンプデータ読み出し回路１５がＯＦＦとなり、ロール
コール結果読み出し回路１４よりデータがＲＷＢＳＴ／
Ｎに送られ、データアンプ１６、データアウトバッファ
１７を経てＩ／Ｏパッドに出力される。

【０００５】例えば、センスアンプデータ読み出し回路
側ＲＥＡＤＴにＨＩＧＨ、ＲＥＡＤＮにＬＯＷをあらか
じめ書き込んでおき、ロールコール結果読み出し回路側
からＲＷＢＳＴにＬＯＷ、ＲＷＢＳＮにＨＩＧＨのデー
タが送られる事でＩ／Ｏパッドに出力されるデータが変
化する。そこで、ＸＡＤＤ１〜ＸＡＤＤ９のＨＩＧＨも
しくはＬＯＷの組み合わせを変えてロールコールテスト
を行う事でその後のワード選択が冗長ワードか通常のワ
ードかを判定する。

【０００６】しかし、上記した従来技術は、冗長アドレ
スを検出するために検出用のロールコール回路が必要で
あり、その結果、回路が大きくなり製品が高価になると
いう欠点があった。更に、ロールコール回路を使用した
製品評価、不良解析を行う場合、専用の特殊プログラム
を作る必要があり、この為に、技術者の回路に関する知
識が必要であるという欠点があった。

【０００７】

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、従来用いていたロ
ールコール回路を用いることなしに簡単な方法で冗長セ
ルのアドレスの検出を可能にした新規な半導体記憶装置
とその冗長セルのアドレス検出方法を提供するものであ
る。

【０００８】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、ワード線と相補信号線対よ
りなるデジット線とが直交するように配置され、前記ワ
ード線とデジット線との交点にメモリセルが設けられて
セルアレイを形成した半導体記憶装置において、相補信
号線対よりなる冗長デジット線が少なくとも二対設けら
れ、この冗長デジット線と前記ワード線との交点に冗長
メモリセルが設けられ、前記冗長デジット線に沿って配
置される前記冗長メモリセルが各相補信号線対のいずれ
の側において前記ワード線と交点をなすかの配列パター
ンが、前記セルアレイの配列パターンと異なると共に、
前記冗長デジット線毎に固有のものであることを特徴と
するものであり、又、第２態様は、前記冗長デジット線
を少なくとも１回クロスさせたことを特徴とするもので
あり、又、第３態様は、前記セルアレイはＤＲＡＭセル
であることを特徴とするものである。

【０００９】又、本発明に係わる半導体記憶装置の冗長
セルのアドレス検出方法の第１態様は、ワード線と相補
信号線対よりなるデジット線とが直交するように配置さ
れ、前記ワード線とデジット線との交点にメモリセルが
設けられてセルアレイを形成すると共に、相補信号線対
よりなる冗長デジット線が少なくとも二対設けられ、こ
の冗長デジット線と前記ワード線との交点に冗長メモリ
セルが設けられた半導体記憶装置の冗長セルのアドレス
検出方法であって、前記冗長デジット線に沿って配置さ
れる前記冗長メモリセルが各相補信号線対のいずれの側
において前記ワード線と交点をなすかの配列パターン
を、前記セルアレイの配列パターンと異ならせると共
に、前記冗長デジット線毎に固有のものとすることで、
前記セルアレイを冗長メモリセルで置き換えた時の置換
アドレスの検出を可能にしたことを特徴とするものであ
り、又、第２態様は、全セルに対して一方の論理レベル
を正、他方の論理レベルを誤として読み出しを行い、こ
の結果であるビットマップより前記置換アドレスを検出
することを特徴とするものである。

【００１０】

【発明の実施の形態】本発明に係わる半導体記憶装置
は、ワード線とデジット線が直交するように配置され、
前記ワード線とデジット線との交点にメモリセルが設け
られてセルアレイを形成した半導体記憶装置において、
少なくとも２本の冗長ワード線が設けられ、この冗長ワ
ード線と前記デジット線との交点に冗長メモリセルが設
けられ、且つ、前記２本の冗長ワード線をクロスさせる
ことで、前記セルアレイの配列パターンに対して、前記
冗長ワード線に沿ったセルアレイの配列パターンを変え
るように構成したものであり、又、少なくとも一対の冗
長デジット線が設けられ、この冗長デジット線と前記ワ
ード線との交点に冗長メモリセルが設けられ、且つ、前
記冗長デジット線をクロスさせることで、前記セルアレ
イの配列パターンに対して、前記デジット線に沿ったセ
ルアレイの配列パターンを変えるように構成したもので
ある。

【００１１】このように構成することで、正規のセルア
レイのパターンに対して冗長メモリセルで置換した部分
のセルパターンが変化するから、セルアレイを冗長メモ
リセルで置き換えた時の置換アドレスの検出が容易にな
り、しかも、置換の有無の検出も容易になる。又、従来
のようなロールコール回路を組み込む必要がなくなるか
ら、製品を安価に提供することも可能になる。

【００１２】本発明の実施の形態を以下に説明する。図
１において、Ｗ０〜Ｗ４はワード線、ＲＷ０，ＲＷ１は
冗長ワード線、ＤＧ０〜ＤＧ３はデジット線、ＲＤＧ
０，ＲＤＧ１は冗長デジット線、ｍ１〜ｍ１６は正規の
メモリセル、ｍ１７〜ｍ３６は冗長メモリセル、ＳＡ１
〜ＳＡ６はデジット線ＤＧ０〜ＤＧ３及び冗長デジット
線ＲＤＧ０，ＲＤＧ１に接続したセンスアンプ、ＹＳＷ
０〜ＹＳＷ３はデジット線ＤＧ０〜ＤＧ３に設けられた
Ｙスイッチ、ＲＤＷ０，ＲＤＷ１は冗長デジット線ＲＤ
Ｇ０，ＲＤＧ１に接続したＹスイッチである。

【００１３】メモリセルは拡散層ＱとコンタクトＣと一
対のメモリセルで構成され、各メモリセルはワード線と
デジット線の交点に形成されている。そして、正規メモ
リセルｍ１〜ｍ１６はワード線Ｗ０〜Ｗ４とデジット線
ＤＧ０〜ＤＧ３により選択され、冗長セルｍ１７〜ｍ３
６は、冗長ワード線ＲＷ１，ＲＷ０又は、冗長デジット
線ＲＤＧ１，ＲＤＧ０により選択される。

【００１４】正規ワード線のセルパターンはＮＮＴＴＮ
Ｎ…、ＴＴＮＮＴＴ…のように２ビット毎にＴＲＵＥセ
ルとＮＯＴセルが繰り返している。冗長ワード線のセル
パターンを区別する為、例えば、冗長ワード線の最下位
アドレスのメモリセルパターンをＮＯＴセルにするた
め、冗長ワード線ＲＷ０のパターンを変えて、メモリセ
ルｍ２１を選択するようにした。最下位から２ビット目
以降は正規ワード線と同じパターンになるように再度、
冗長ワード線のパターンを戻した。これによって冗長ワ
ード線ＲＷ０のパターンはＮＴＮＮＴＴ…になる。同じ
方法で冗長ワード線ＲＷ１のセルパターンはＴＮＴＴＮ
Ｎ…となる。

【００１５】一方、冗長デジット線ＲＤＧ０も正規のデ
ジット線のセルパターンと区別するため、ＴＲＵＥ信号
とＮＯＴ信号をツイストすることにより最下位ビットの
セルパターンを変えた。これによって、冗長デジット線
ＲＤＧ０のセルパターンはＴＴＴＮＮ…となり、正規の
デジット線のセルパターンＮＴＴＮＮ…と区別出来る。
冗長デジットＲＤＧ１も同様の方法でセルパターンはＮ
ＮＮＴＴ…として正規のデジット線のパターンと区別で
きるようにした。

【００１６】

【実施例】以下に、本発明に係わる半導体記憶装置とそ
の冗長セルのアドレス検出方法の具体例を図面を参照し
ながら詳細に説明する。図１は、本発明に係わる半導体
記憶装置の具体例の構造を示す図であって、図１には、
ワード線Ｗ０〜Ｗ４とデジット線ＤＧ０〜ＤＧ３が直交
するように配置され、前記ワード線とデジット線との交
点にメモリセルｍ１〜ｍ１６が設けられてセルアレイを
形成した半導体記憶装置において、少なくとも２本の冗
長ワード線ＲＷ０，ＲＷ１が設けられ、この冗長ワード
線ＲＷ０，ＲＷ１と前記デジット線ＤＧ０〜ＤＧ３との
交点に冗長メモリセルｍ１７〜ｍ２４、ｍ３３〜ｍ３６
が設けられ、且つ、前記冗長ワード線をクロスさせるこ
とで、前記セルアレイの配列パターンに対して、前記冗
長ワード線に沿ったセルアレイの配列パターンを変える
ように構成した半導体記憶装置が示され、又、少なくと
も一対の冗長デジット線ＤＧ０，ＤＧ１が設けられ、こ
の冗長デジット線ＤＧ０，ＤＧ１と前記ワード線Ｗ０〜
Ｗ４との交点に冗長メモリセルｍ２５〜ｍ３２が設けら
れ、且つ、前記冗長デジット線をクロスさせることで、
前記セルアレイの配列パターンに対して、前記デジット
線に沿ったセルアレイの配列パターンを変えるように構
成した半導体記憶装置が示されている。

【００１７】以下に、図１乃至図５を用いて、本発明を
更に詳細に説明する。図１に示されるように本具体例は
ワード線Ｗ０〜Ｗ４、２本の冗長ワード線ＲＷ０，ＲＷ
１とデジット線ＤＧ０〜ＤＧ３、２本の冗長デジットＲ
ＤＧ０，ＲＤＧ１と各々のデジット線と対となすセンス
アンプＳＡ１〜ＳＡ６とメモリセルｍ１〜ｍ３６と、メ
モリセルｍ１〜ｍ３６が形成される拡散層Ｑと、デジッ
ト線とメモリセルとのコンタクトＣと、ＩＯバスとで構
成されている。

【００１８】読み出し動作時、ワード線Ｗ０が選択され
るとワード線Ｗ０がゲート入力されているメモリセルｍ
１，ｍ２，ｍ３，ｍ４からのデータが各デジット線に伝
達され、各デジット線の電位は各々のセンスアンプに入
力されデータが増幅される。このうち一つのデジット線
がＹスイッチによって選択され、ＩＯバスに読み出しデ
ータが伝達される。

【００１９】図１において、メモリセルｍ１，ｍ２はデ
ジット線のＴＲＵＥ側の信号線に接続され、又、メモリ
セルｍ３，ｍ４はデジット線のＮＯＴ側の信号線に接続
された構成となっている。以下、デジット線のＴＲＵＥ
側に接続されているセルをＴＲＵＥセル、デジット線の
ＮＯＴ側に接続されたセルをＮＯＴセルとする。図１の
メモリセルのパターンをさらに簡略化したものが図２で
ある。

【００２０】メモリセルが初期状態においてライト動作
をせず、リード動作をするとメモリセルｍ１，ｍ２は同
じデータが読み出され、メモリセルｍ３，ｍ４はメモリ
セルｍ１，ｍ２と逆のデータが読み出される。このよう
にデジット線のＴＲＵＥ側の信号に接続されているメモ
リセル群とデジット線のＮＯＴ側の信号に接続されてい
るメモリセル群は必ず逆データを読み出すことになる
為、図１のセルパターン構成の場合、初期状態でライト
動作をせず、データ“０”をリードすると図３のような
不良ＢＩＴＭＡＰとなる。このようにマスクパターンに
よってメモリセルは規則性のあるパターンになる。回路
構成によってはＴＲＵＥ側のセルがＦＡＩＬ、ＮＯＴ側
のセルがＰＡＳＳとなる場合もあるが本具体例ではＴＲ
ＵＥ側のセルはデータ“０”読み出しでパスし、ＮＯＴ
側のセルはＦＡＩＬになる回路構成として説明する。

【００２１】本発明では冗長ワード線ＲＷ０，ＲＷ１は
上記に説明した正規のメモリセルのパターンと区別する
ため、Ｙアドレスの最下位の１ビットのアドレスのセル
パターンを変えた構成にしている。図１に示しているよ
うに、冗長ワード線ＲＷ０とデジット線ＤＧ０で選択さ
れるメモリセルはＮＯＴ側のセルｍ２１とした構成にし
た。

【００２２】一方、冗長ワード線ＲＷ１とデジット線Ｄ
Ｇ０で選択されるメモリセルはＴＲＵＥ側のセルｍ１７
とした構成となっている。これにより、冗長ワードＲＷ
０線上のメモリセルパターンはＮＴＮＮＴＴ……、ま
た、冗長ワードＲＷ１線上のメモリセルパターンはＴＮ
ＴＴＮＮ……となり、正規メモリセルと最下位の１ビッ
トが異なったパターンとなる。

【００２３】正規のワード線上のメモリセルパターンは
２ビット置きにＴＲＵＥセルとＮＯＴセルが繰り返され
るが冗長ワード線上のセルパターンは最初の２ビットが
１ビット置きにＴＲＵＥセルとＮＯＴセルが繰り返され
ている。このように本発明では冗長ワード線のみ最初の
１ビットのメモリセルのパターンを変えている為、書き
込み無しで“０”読み出しを行うと、冗長ワードが使用
されているデバイスならば最初の２ビットが正規のワー
ド線上のメモリセルと違うパターンが発生するので、こ
れにより容易にアドレス置換の有無かつ置換番地を調査
出来る。

【００２４】同様に、冗長デジット線ＲＤＧ０，ＲＤＧ
１上のメモリセルパターンも正規のデジット線上のメモ
リセルパターンと区別出来るように、ワード線Ｗ０で選
択されるメモリセルのパターンを変えることで、デジッ
ト線ＲＤＧ０のパターンをＴＴＴＮＮ……、デジット線
ＲＤＧ１のパターンをＮＮＮＴＴ……、としている。こ
れは冗長デジット線ＲＤＧ０のＴＲＵＥ信号とＮＯＴ信
号をツイストすることで、冗長デジット線ＲＤＧ０とワ
ード線Ｗ０とで選択されるセルをＴＲＵＥセルのｍ２５
にすることで実現している。同じ方法でワード線Ｗ０と
冗長デジットＲＤＧ１と選択されるメモリセルをＮＯＴ
セルのｍ２６にしている。

【００２５】これによって、冗長デジットＲＤＧ０，Ｒ
ＤＧ１線上のセルパターンは、それぞれＴＴＴＮＮＴＴ
Ｎ…、ＮＮＮＴＴＮＮＴ…となり正規のパターンと区別
出来るようになる。なお正規のデジット線上のメモリセ
ルパターンはＮＴＴＮＮ……、ＴＮＮＴＴ……となる。
もし、冗長デジットが使用されているデバイスならば書
き込みせず、データ“０”読み出し動作をするとＴＲＵ
ＥセルもしくはＮＯＴセルが３ビット連続するので上記
で説明した冗長ワード同様、冗長デジットによる置換の
有無、置換番地を容易に調べることが出来る。

【００２６】図４は本発明で冗長ワードと冗長デジット
を各１本ずつ使用した時、書き込みせずに、データ
“０”読み出しをした場合の不良ＢＩＴＭＡＰである。
なお、図５は本発明の半導体記憶装置のブロック図であ
る。なお、データの書き込み、読み出し動作、冗長ワー
ド、冗長デジットの選択回路の基本動作は従来の半導体
記憶装置と同じであるので簡単に説明する。

【００２７】アドレスにより任意のワード線が選択され
る。メモリセルの書き込みデータによりデジット線のＴ
ＲＵＥ信号とＮＯＴ信号は電位差をもち、デジット線に
接続されているセンスアンプによりデジット線の微小電
位はさらに増幅される。次に、ＹアドレスによりＹスイ
ッチ信号が１つだけ選択され、トランスファーゲートを
介してＩＯバスにデータが伝達される。

【００２８】冗長ワード線ＲＷ０，ＲＷ１はプログラム
回路において各アドレスのフューズ素子を切断すること
で正規のワードに置き換わる。同様に冗長デジット線Ｒ
ＤＧ０，ＲＤＧ１もプログラム回路において各アドレス
のフューズ素子を切断することで正規のデジット線に置
換される。冗長ワード、デジット線の選択回路は従来の
回路と同じである。

【００２９】図１は一般的なメモリセルパターンである
がマスクパターン上、ＴＲＵＥメモリセルとＮＯＴメモ
リセルを規則的に繰り返して配置している。読み出し動
作について説明するとメモリセルｍ１はデジット線ＤＧ
０のＴＲＵＥ側の信号に接続されており、ワード線Ｗ０
が選択されるとメモリセルｍ１のデータがデジット線Ｄ
Ｇ０のＴＲＵＥ信号に伝達され、デジット線のＴＲＵ
Ｅ、ＮＯＴ信号は電位差を持つ。

【００３０】そして、このデジット線の電位差は更にセ
ンスアンプＳＡ１により増幅される。次に、Ｙアドレス
によりＹＳＷ０が選択されるとセンスアンプＳＡ１によ
って増幅されたデータはＩＯバスに伝達され、データア
ンプＤＡＴＡ ＡＭＰでさらに増幅された後、出力回路
を介してＩＯピンに出力される。さて、初期状態におい
て書き込みをせず、読み出し動作をするとメモリセルｍ
１の初期電位を読み出すとＴＲＵＥ信号とＮＯＴ信号は
常にどちらか片側の信号が高電位になる。一方でＮＯＴ
セルｍ５の初期データを読み出した時、デジット線ＤＧ
０のＴＲＵＥ、ＮＯＴ信号波形はＴＲＵＥセルの場合と
逆になる為、読み出しデータはＴＲＵＥセルと逆データ
となる。

【００３１】例えば、ＴＲＵＥセルがデータ“０”を読
み出せば、ＮＯＴセルは必ずデータ“１”を読み出す。
この為、初期状態で書き込み動作をせず、例えば、全セ
ルをデータ“０”読み出しをすると、ＴＲＵＥセルとＮ
ＯＴセルのパターンがそのままパス番地とフェイル番地
に分かれて発生する。メモリテスター装置で不良番地を
検査すると図３のようなパターンになる。

【００３２】

【発明の効果】本発明に係わる半導体記憶装置とその冗
長セルのアドレス検出方法は、上述のように構成したの
で、以下の効果を奏する。 （１）従来備えていた冗長アドレスの検出回路（ロール
コール回路）やテストモード回路が不要になる。この
為、チップサイズを小さくすることができ、コストダウ
ンが可能になる。

【００３３】（２）置換アドレス検出専用の特殊プログ
ラムが必要でなくなり、全メモリセルをデータの書き込
み無しで、読み出しパターンだけの簡易パターンで、不
良ＢＩＴＭＡＰを調べるだけで置換アドレスを検出出来
るから、技術者の負担を軽減することが出来る。

【図面の簡単な説明】

【図１】本発明に係わる半導体記憶装置のメモリセルの
ブロック図である。

【図２】図１のセルパターンをＴＲＵＥ、ＮＯＴセルで
表したメモリセルを示す図である。

【図３】図２のセルパターンを書き込みなしで、データ
「０」で読み出した時の不良ＢＩＴＭＡＰを示す図であ
る。

【図４】冗長ワードＲＷ０と冗長デジットＲＤＧ０が夫
々１本ずつ置き換わった時のデータ「０」で読み出した
時の不良ＢＩＴＭＡＰを示す図である。

【図５】本発明の半導体記憶装置のブロック図である。

【図６】従来技術による半導体記憶装置のブロック図で
ある。

【符号の説明】

Ｗ０〜Ｗ４ ワード線 ＲＤ０、ＲＤ１ 冗長ワード線 ＤＧ０〜ＤＧ３ デジット線 ＲＤＧ０、ＲＤＧ１ 冗長デジット線 ＳＡ１〜ＳＡ６ センスアンプ ＹＳＷ０〜ＹＳＷ３、ＲＤＷ０、ＲＤＷ１ Ｙスイッチ ｍ１〜ｍ３６ メモリセル Ｑ 拡散層 Ｃ デジット線とのコンタクト

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−245498（ＪＰ，Ａ) 特開 平６−45548（ＪＰ，Ａ) 特開 平６−314498（ＪＰ，Ａ) 特開 平６−338199（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】ワード線と相補信号線対よりなるデジット
   線とが直交するように配置され、前記ワード線とデジッ
   ト線との交点にメモリセルが設けられてセルアレイを形
   成した半導体記憶装置において、 相補信号線対よりなる冗長デジット線が少なくとも二対
   設けられ、この冗長デジット線と前記ワード線との交点
   に冗長メモリセルが設けられ、 前記冗長デジット線に沿って配置される前記冗長メモリ
   セルが各相補信号線対のいずれの側において前記ワード
   線と交点をなすかの配列パターンが、前記セルアレイの
   配列パターンと異なると共に、前記冗長デジット線毎に
   固有のものであることを特徴とする半導体記憶装置。
2. 【請求項２】前記冗長デジット線を少なくとも１回クロ
   スさせたことを特徴とする請求項１記載の半導体記憶装
   置。
3. 【請求項３】前記セルアレイはＤＲＡＭセルであること
   を特徴とする請求項１乃至２の何れかに記載の半導体記
   憶装置。
4. 【請求項４】ワード線と相補信号線対よりなるデジット
   線とが直交するように配置され、前記ワード線とデジッ
   ト線との交点にメモリセルが設けられてセルアレイを形
   成すると共に、相補信号線対よりなる冗長デジット線が
   少なくとも二対設けられ、この冗長デジット線と前記ワ
   ード線との交点に冗長メモリセルが設けられた半導体記
   憶装置の冗長セルのアドレス検出方法であって、前記冗長デジット線に沿って配置される前記冗長メモリ
   セルが各相補信号線対のいずれの側において前記ワード
   線と交点をなすかの配列パターンを 、前記セルアレイの
   配列パターンと異ならせると共に、前記冗長デジット線
   毎に固有のものとすることで、前記セルアレイを冗長メ
   モリセルで置き換えた時の置換アドレスの検出を可能に
   したことを特徴とする半導体記憶装置の冗長セルのアド
   レス検出方法。
5. 【請求項５】全セルに対して一方の論理レベルを正、他
   方の論理レベルを誤として読み出しを行い、この結果で
   あるビットマップより前記置換アドレスを検出すること
   を特徴とする請求項４記載の半導体記憶装置の冗長セル
   のアドレス検出方法。